JPS63263924A - 並列／直列変換回路 - Google Patents
並列／直列変換回路Info
- Publication number
- JPS63263924A JPS63263924A JP9890387A JP9890387A JPS63263924A JP S63263924 A JPS63263924 A JP S63263924A JP 9890387 A JP9890387 A JP 9890387A JP 9890387 A JP9890387 A JP 9890387A JP S63263924 A JPS63263924 A JP S63263924A
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- JP
- Japan
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- pulse
- clock
- logic
- parallel
- bit
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- 238000006243 chemical reaction Methods 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Communication Control (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、並列データを調歩同期方式直列信号に変換す
る並列／直列変換回路に関するものである。
る並列／直列変換回路に関するものである。
従来の技術
従来の並列データを調歩同期方式で伝送するために直列
信号に変換する並列／直列変換回路では、ランスミツタ
ー ｎ５ｍ１ｔｔｅｒ 例えばＴ１社の８２５１Ａ）のＩ
Ｃを使用することが多い。第３図は、ｔＪＡＲＴを使用
した従来の並列／直列変換回路のブロック図を示すもの
であり、１１はボーレート・ジェネレータ、２０はＵＡ
ＲＴ、２１はＣＰＵである。
信号に変換する並列／直列変換回路では、ランスミツタ
ー ｎ５ｍ１ｔｔｅｒ 例えばＴ１社の８２５１Ａ）のＩ
Ｃを使用することが多い。第３図は、ｔＪＡＲＴを使用
した従来の並列／直列変換回路のブロック図を示すもの
であり、１１はボーレート・ジェネレータ、２０はＵＡ
ＲＴ、２１はＣＰＵである。
以上のように構成された従来の並列／直列変換回路にお
いて、並列データはＣＰＵ２１に一旦取り込まれた後、
データバスを介してＵＡＲＴ２０に送らる。このデータ
は、ＵＡＲＴ２０において前にスタートビット、後ろに
ストップビットが付けられた直列信号に変換され、ボー
レート・ジェネレータ１１のクロックによって決められ
る速度で伝送される。
いて、並列データはＣＰＵ２１に一旦取り込まれた後、
データバスを介してＵＡＲＴ２０に送らる。このデータ
は、ＵＡＲＴ２０において前にスタートビット、後ろに
ストップビットが付けられた直列信号に変換され、ボー
レート・ジェネレータ１１のクロックによって決められ
る速度で伝送される。
発明が解決しようとする問題点
しかしながら、例えば、遠く離れている地点におけるセ
ンサーや多数のスイッチの接点情報等の並列データを得
るためには、多数本のパスラインを引くことは困難であ
るから一旦直列信号に変換して伝送しなければならない
。上記の従来の並列／直列変換回路では、この並列／直
列変換を行うためにＵＡＲＴを使用しているわけである
が、通常ＵＡＲＴはデータ長、ストップビット長の設定
等の制御をソフトウェアによって行わなければならず、
第３図のようにアドレスバスとデータバスで接続された
ＣＰＵを必要とする。すなわち、上記の従来の並列／直
列変換回路では、ＵＡＲＴ制御のために必ずＣＰＵが必
要となり問題である。
ンサーや多数のスイッチの接点情報等の並列データを得
るためには、多数本のパスラインを引くことは困難であ
るから一旦直列信号に変換して伝送しなければならない
。上記の従来の並列／直列変換回路では、この並列／直
列変換を行うためにＵＡＲＴを使用しているわけである
が、通常ＵＡＲＴはデータ長、ストップビット長の設定
等の制御をソフトウェアによって行わなければならず、
第３図のようにアドレスバスとデータバスで接続された
ＣＰＵを必要とする。すなわち、上記の従来の並列／直
列変換回路では、ＵＡＲＴ制御のために必ずＣＰＵが必
要となり問題である。
本発明はかかる点に鑑み、制御用のＣＰＵを必要としな
い、簡単なハード構成の調歩同期方式用並列／直列変換
回路を提供することを目的とする。
い、簡単なハード構成の調歩同期方式用並列／直列変換
回路を提供することを目的とする。
問題点を解決するための手段
本発明は、最下位ビットを論理“０″としたシフトレジ
スタと、伝送速度を決定するクロックを出力するボーレ
ート・ジェネレータと、通常は論理＋＋ １ ＋＋を保
ちデータ伝送に必要な期間のみ論理”０″となるクロッ
ク・アクティヴ・パルスを出力するパルスジェネレータ
と、ボーレート・ジェネレータのクロックとパルスジェ
ネレータからのクロック・アクティヴ・パルスとの論理
和をとるためのＯＲ回路と、シフトレジスタの出力する
直列信号とパルスジェネレータのクロック・アクティヴ
・パルスとの位相を合わせた後論理和をとるためのＯＲ
回路とを備えた並列／直列変換回路である。
スタと、伝送速度を決定するクロックを出力するボーレ
ート・ジェネレータと、通常は論理＋＋ １ ＋＋を保
ちデータ伝送に必要な期間のみ論理”０″となるクロッ
ク・アクティヴ・パルスを出力するパルスジェネレータ
と、ボーレート・ジェネレータのクロックとパルスジェ
ネレータからのクロック・アクティヴ・パルスとの論理
和をとるためのＯＲ回路と、シフトレジスタの出力する
直列信号とパルスジェネレータのクロック・アクティヴ
・パルスとの位相を合わせた後論理和をとるためのＯＲ
回路とを備えた並列／直列変換回路である。
作用
本発明は前記した構成により、論理゛０″としたシフト
レジスタの最下位ビットをスタートビットに、パルスジ
ェネレータからのクロック・アクティヴ・パルスのない
論理パ１“の期間をストップビットまたはアイドリンク
の状態に対応させることによって並列データを調歩同期
方式直列信号に変換することができる。
レジスタの最下位ビットをスタートビットに、パルスジ
ェネレータからのクロック・アクティヴ・パルスのない
論理パ１“の期間をストップビットまたはアイドリンク
の状態に対応させることによって並列データを調歩同期
方式直列信号に変換することができる。
実施例
第１図は本発明の第１の実施例における並列／直列変換
回路のブロック図を示すものである。第１図において、
１０は最下位ビットを論理゛′０°′とした８ビツト・
シフトレジスタ、１１は伝送速度を決定するクロックを
出力するボーレート・ジェネレータ、１２は通常は論理
“１″を保ち８ビツトを伝送するのに必要な期間と等し
い間論理”ｏ”となるクロック・アクティヴ・パルスを
出力するパルスジェネレータ、１３はボーレート・ジェ
ネレータ１１のクロックとパルスジェネレータ１２のク
ロック・アクティヴ・パルスとの論理和をとるためのＯ
Ｒ回路、１４はシフＩ・レジスタ１０の出力直列信号と
パルスジェネレータ１２の出力クロック・アクティヴ・
パルスとの位相を合わせた後論理和をとるためのＯＲ回
路である。また、第２図に第１図のＡ、Ｂ。
回路のブロック図を示すものである。第１図において、
１０は最下位ビットを論理゛′０°′とした８ビツト・
シフトレジスタ、１１は伝送速度を決定するクロックを
出力するボーレート・ジェネレータ、１２は通常は論理
“１″を保ち８ビツトを伝送するのに必要な期間と等し
い間論理”ｏ”となるクロック・アクティヴ・パルスを
出力するパルスジェネレータ、１３はボーレート・ジェ
ネレータ１１のクロックとパルスジェネレータ１２のク
ロック・アクティヴ・パルスとの論理和をとるためのＯ
Ｒ回路、１４はシフＩ・レジスタ１０の出力直列信号と
パルスジェネレータ１２の出力クロック・アクティヴ・
パルスとの位相を合わせた後論理和をとるためのＯＲ回
路である。また、第２図に第１図のＡ、Ｂ。
Ｃ，Ｄ各点における信号のタイムチャートを示す。
以上のように構成された本実施例の並列／直列変換回路
について、以下その動作を説明する。ＯＲ回路１３にお
いてボーレート・ジェネレータ１１のクロックとパルス
ジェネレータ１２の出力クロック・アクティヴ・パルス
との論理和をとっているためにパルスジェネレータ１２
の出力が論理°′０°′である間にのみクロックはアク
ティグとなる（第２図Ｂ）。このクロックがアクティグ
である間、シフトレジスタ１０は、高位ビットから最下
位ビットの方向に順にビットをシフトし、直列信号とし
て出力する（第２図Ｃ）。クロック・アクティヴ・パル
スの幅が８ビツトで直列信号と位相を合わしであるため
に（第２図Ａ）、ＯＲ回路１４によって出力直列信号と
このクロック・アクティヴ・パルスとの論理和をとると
、データ長７ビツトの調歩同期直列信号が得られる（第
２図Ｄ）。
について、以下その動作を説明する。ＯＲ回路１３にお
いてボーレート・ジェネレータ１１のクロックとパルス
ジェネレータ１２の出力クロック・アクティヴ・パルス
との論理和をとっているためにパルスジェネレータ１２
の出力が論理°′０°′である間にのみクロックはアク
ティグとなる（第２図Ｂ）。このクロックがアクティグ
である間、シフトレジスタ１０は、高位ビットから最下
位ビットの方向に順にビットをシフトし、直列信号とし
て出力する（第２図Ｃ）。クロック・アクティヴ・パル
スの幅が８ビツトで直列信号と位相を合わしであるため
に（第２図Ａ）、ＯＲ回路１４によって出力直列信号と
このクロック・アクティヴ・パルスとの論理和をとると
、データ長７ビツトの調歩同期直列信号が得られる（第
２図Ｄ）。
この際、パルスジェネレータからのクロック・アクティ
ヴ・パルスのない期間（クロック・アクティヴ・パルス
が論理＋＋ １ ｎの間）をストップビットとアイドリ
ングの状態に対応させることができる。
ヴ・パルスのない期間（クロック・アクティヴ・パルス
が論理＋＋ １ ｎの間）をストップビットとアイドリ
ングの状態に対応させることができる。
また、ストップビット長は、クロック・アクティヴ・パ
ルスと次のクロック・アクティヴ・パルスの間隔を最低
１ビツト・以上空くように調整すれば１ビツト、最低２
ビット以上空くようにすれば２ビツトにすることができ
る。
ルスと次のクロック・アクティヴ・パルスの間隔を最低
１ビツト・以上空くように調整すれば１ビツト、最低２
ビット以上空くようにすれば２ビツトにすることができ
る。
以上のように本実施例によれば、シフトレジスタ１０の
出力直列信号とパルスジェネレータ１２のクロック・ア
クティブ・パルスとの論理和をとることにより、１個の
８ビツト・シフトレジスタを用いて７ビツトの並列デー
タをデータ長７ビツトの調歩同期方式直列信号に変換す
ることが制御用ＣＰｔＪなしに可能となる。なお、本実
施例では並列データを７ビツトとしたが、クロック・ア
クティブ・パルスの長さを並列データの長さより１ビツ
ト常に長くすれば何ビットでも良い。
出力直列信号とパルスジェネレータ１２のクロック・ア
クティブ・パルスとの論理和をとることにより、１個の
８ビツト・シフトレジスタを用いて７ビツトの並列デー
タをデータ長７ビツトの調歩同期方式直列信号に変換す
ることが制御用ＣＰｔＪなしに可能となる。なお、本実
施例では並列データを７ビツトとしたが、クロック・ア
クティブ・パルスの長さを並列データの長さより１ビツ
ト常に長くすれば何ビットでも良い。
発明の詳細
な説明したように、本発明によれば制御用ＣＰＵを必要
とせず、簡単なハード構成で並列データを直列信号に変
換し調歩同期方式で伝送することができ、その実用的効
果は大きい。
とせず、簡単なハード構成で並列データを直列信号に変
換し調歩同期方式で伝送することができ、その実用的効
果は大きい。
第１図は本発明における１実施例の並列／直列変換回路
のブロック図、第２図は同実施例の各点における信号の
タイムチャート、第３図はＵＡＲＴを用いた従来の並列
／直列変換回路のブロック図である。 １０・・・８ビツト・シフトレジスタ、１１・・・ボー
レート・ジェネレータ、１２・・・パルスジェネレータ
、１３．１４・・・ＯＲ回路、２０・・・ＵＡＲＴ、２
１・・・ｃｐｕ。
のブロック図、第２図は同実施例の各点における信号の
タイムチャート、第３図はＵＡＲＴを用いた従来の並列
／直列変換回路のブロック図である。 １０・・・８ビツト・シフトレジスタ、１１・・・ボー
レート・ジェネレータ、１２・・・パルスジェネレータ
、１３．１４・・・ＯＲ回路、２０・・・ＵＡＲＴ、２
１・・・ｃｐｕ。
Claims (1)
- 並列データを調歩同期方式で伝送するため並列／直列変
換を行う回路において、最下位ビットを論理“０”とし
たシフトレジスタと、伝送速度を決定するクロックを出
力するボーレート・ジェネレータと、通常は論理“１”
を保ちデータを伝送するのに必要な期間のみ論理“０”
となるパルス（以下クロック・アクティヴ・パルスと呼
ぶ）を出力するパルスジェネレータと、前記クロックと
前記クロック・アクティヴ・パルスとの論理和をとるた
めのＯＲ回路と、前記シフトレジスタの出力する直列信
号と前記クロック・アクティヴ・パルスとの位相を合わ
せた後論理和をとるためのＯＲ回路とを備えたことを特
徴とする並列／直列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9890387A JPS63263924A (ja) | 1987-04-22 | 1987-04-22 | 並列／直列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9890387A JPS63263924A (ja) | 1987-04-22 | 1987-04-22 | 並列／直列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263924A true JPS63263924A (ja) | 1988-10-31 |
Family
ID=14232090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9890387A Pending JPS63263924A (ja) | 1987-04-22 | 1987-04-22 | 並列／直列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263924A (ja) |
-
1987
- 1987-04-22 JP JP9890387A patent/JPS63263924A/ja active Pending
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