KR0135009B1 - 펄스속도가 다른 두 프로세서 간에 제어신호조절장치 - Google Patents

펄스속도가 다른 두 프로세서 간에 제어신호조절장치

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KR0135009B1 KR1019940038742A KR19940038742A KR0135009B1 KR 0135009 B1 KR0135009 B1 KR 0135009B1 KR 1019940038742 A KR1019940038742 A KR 1019940038742A KR 19940038742 A KR19940038742 A KR 19940038742A KR 0135009 B1 KR0135009 B1 KR 0135009B1
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Abstract

본 발명은 멀티프로세싱의 고속신호처리를위한 병렬처리시스템에 관한 것으로, 더욱 상세하게는 펄스속도가 다른 두 프로세서 간의 제어신호의 타이밍 특성을 조절할 수 있는 제어신호조절장치에 관한 것이다. 이 장치는 고속처리프로세서와 병렬처리프로세서 사이에 상기 고속처리프로세서보다 펄스속도가 늦은 링크 어뎁터를 접속시켜서 데이타를 고속으로 처리하기 위한 병렬처리시스템에 있어서; 상기 고속처리프로세서와 링크 어뎁터 사이에 접속하고, 상기 링크 어뎁터의 제 1 제어신호의 주기를 작게 조절해서 상기 고속처리프로세서의 제 1 제어신호 입력단자로 출력하는 제 1 펄스발생부와; 상기 고속처리프로세서와 링크 어뎁터 사이에 접속하고, 상기 제 1 펄스발생부의 출력신호에 동기하여 발생되는 상기 고속처리프로세서의 제 2 제어신호의 주기를 크게 조절해서 상기 링크어뎁터의제 2 제어신호 입력단자로 출력하는 제 2 펄스발생부로 구성하는 것을 특징으로 한다.

Description

펄스속도가 다른 두 프로세서 간에 제어신호조절장치.
제 1 도는 종래 기술에 따른 사용상태를 도시한 블럭도.
제 2 도는 제 1 도의 동작 타이밍도.
제 3 도는 본 발명에 따른 장치를 도시한 블럭도.
제 4 도는 제 3도의 동작 타이밍도.
*도면의 주요 부부에 대한 부호의 설명*
10,11 ; 고속처리프로세서20,21 ; 링크어뎁터
30,31 ; 병렬처리프로세서40,45 ; 인버터
53,55 ; 펄스발생부50 ; 제어신호조절부
본 발명은 멀티프로세싱의 고속신호처리를 위한 병렬처리시스템에 관한 것으로, 더욱 상세하게는 펄스속도가 다른 두 프로세서 간의 제어신호의 타이밍 특성을 조절할 수 있는 제어신호조절장치에 관한 것이다.
멀티프로세싱의 고속신호처리를 위한 병렬처리시스템을 구성하기 위하여, 병렬처리프로세서인 TRANSPUTER(INMOS 사의 T805-20)와 고속 디지탈 시그널 프로세서(digital signal processor)인 TMS320C40(텍사스 인스트루먼트사)를 서로 접속하여 많이 사용되고 있다.
즉, 두 프로세서를 접속하여 병렬처리시스템을 구현할 때, 두 프로세서간의 원활한 통신능력이 시스템의 성능을 결정하는 요인이 되게 된다.
그러나, 고속신호처리프로세서 TMS320C40는 통신 포트를 통한 8비트 병렬통신방식을 지원하고 있고, 병렬처리프로세서 TRANSPUTER는 직렬 링크(SERIAL LINK)를 통한 8 비트 직렬통신방식을 지원하고 있다.
그래서 상기 통신방식이 다른 두프로세서 간의 통신을 원활히 하기 위해서, 직렬데이타를 8 비트 병렬데이타로 변환시켜 주는 링크 어뎁터인 IMSC011(INMOS사)를 상기 두 프로세서 사이에 접속시켜서 통신을 하고 있다.
상기 설명에 의한 사용상태를 종래의 회로도인 제 1도 및 제 2 도를 참조하여 상세히 설명한다.
구성을 살펴보면, 8 비트 직렬통신방식을 지원하는 병렬처리프로세서(30)와 8 비트 병렬통신방식을 지원하는 고속신호처리프로세서(10)의 사이에 상기 8 비트의 직렬데이타를 8비트의 병렬데이타로 변환시켜 주는 링크 어뎁터(20)가 접속하고 있다.
그리고, 상기 링크 어뎁터(20)와 고속신호처리프로세서(10)는 통신을 위한 제어신호의 타이밍 특성이 서로 다르게 정의 되어 있기 때문에, 그 특성을 조절하기 위해서, 상기 링크 어뎁터(20)의 제 1 제어신호(Qvalid)의 출력단자와 상기 고속신호처리프로세서(10)의 제 1 제어신호(/STRB)의 입력단자 사이에 제 1 인버터(40)가 접속되어 있다.
또한, 상기 고속신호처리프로세서(10)의 제 2 제어신호(/RDY)의 출력단자와 상기 링크 어뎁터(20)의 제 2 제어신호(Qack)의 입력단자 사이에 제 2 인버터(45)가 접속되어 있다. 더불어 상기 고속신호처리프로세서(10)는 32비트 장치로서, 상기 링크 어뎁터(20)의 클럭 속도에 비해 2.5배가 빠르다.
상기와 같은 구성으로 이루어진 종래의 회로에 의하여, 신호의 전송이 이루어지는 과정을 제 2 도에 도시한 타이밍도를 참조하여 설명한다.
병렬처리프로세서(30)에서 출력되는 8 비트의 직렬신호는 링크 어뎁터(20)로 입력되어서 8 비트의 병렬신호로 변환이 이루어진다.
상기 링크 어뎁터(20)에서 병렬신호로 변환된 신호는 상기 고속처리프로세서(10)로 출력되는데, 상기 고속처리프로세서(10)는 32비트 처리장치이므로, 8비트의 병렬데이타를 4번 입력하여서 한 개의 32비트 데이터로 조합해서 출력한다.
상기 링크 어뎁터(20)에서 상기 고속처리프로세서(10)로 첫번째의 8 비트 데이타 출력은, 먼저 링크 어뎁터(20)의 제 1 제어신호(Qvalid) 출력단자에서 하이(high)신호를 출력한다.[제 2 도의 (가)] 상기 하이신호는 인버터(40)를 통해서 반전되어서 상기 프로세서(10)의 제 1 제어신호(/STRB) 입력단자로 로우(low)신호로 입력된다.[제 2 도의 (나) ]
상기 프로세서(10)는 로우논리상태의 제 1 제어신호가 입력되면, 상기 링크 어뎁터(20)에서 데이타를 읽어 들이는 동시에 [제 2 도의 (라)], 상기 제 1 제어신호에 동기되어 제 2 제어신호(/RDY) 출력단자로 로우신호를 출력한다. [ 제 2 도의 (다)]
한편, 상기 링크 어뎁터(20)의 제 1 제어신호가 하이신호에서 로우신호로 바뀌면, 상기 프로세서(10)의 제 1 제어신호 입력단자로 하이신호가 입력된다. 상기 프로세서(10)는 상기 제 1 제어신호(/STRB) 입력단자로 하이신호가 입력되는 것에 동기하여, 제 2 제어신호(/RDY) 출력단자로 하이신호를 출력시키면서, 1 바이트 전송을 완료한다.
즉, 상기 프로세서(10)는 제 1 제어신호(/STRB) 입력단자로 로우신호가 입력되는 것에 동기하여 데이타를 입력하고, 상기 제 1 제어신호 입력단자로 로우신호에서 하이신호로 변환되어 입력되는 것에 동기하여 데이타의 입력을 완료한다.
상기와 같은 과정으로 4 바이트 전송이 완료되어, 상기 프로세서(10)의 제 1 제어신호가 하이신호로 변환되면, 32비트 데이타 전송을 완료하고, 다음 32비트 데이타 전송을 위한 준비단계로 들어간다.
그러나 상기 고속처리프로세서(10)는 4 바이트 전송이 완료된 직후 상기 제 1 제어신호(/STRB)를 일정시간(Tmax)내에 하이신호로 전환시켜 주어야 하는데, 이 조건을 만족하지 못하면, 상기 프로세서(10)의 클럭속도가 상기 링크 어뎁터(20)의 클럭속도 보다 2.5배 빠르게 이루어짐에 의해서, 4번째 바이트를 한번 더 입력하게 되었다. 즉, 항상 1 바이트 추가되는 에러가 발생되는 것이다.
즉, 종래의 회로는 데이타의 전송을 위한 제어신호의 타이밍 특성이 서로 다름에도 불구하고, 상기 프로세서(10)와 링크 어뎁터(20)를 직접 접속시킴에 의해서 데이타 전송시 에러가 발생되었던 것이다.
따라서 본 발명의 목적은 펄스속도가 다른 두 프로세서 간의 제어신호를 조절하여 주는 제어신호조절장치를 제공함에 있다.
상기 목적을 달성하기 위해서 본 발명은 고속처리프로세서와 병렬처리프로세서 사이에 상기 고속처리프로세서보다 펄스속도가 늦은 링크 어뎁터를 접속시켜서 데이타를 고속으로 처리하기 위한 병렬처리시스템에 있어서; 상기 고속처리프로세서와 링크 어뎁터 사이에 접속하고, 상기 링크 어뎁터의 제 1 제어신호의 주기를 작게 조절해서 상기 고속처리프로세서의 제 1 제어신호 입력단자로 출력하는 제 1 펄스발생부와; 상기 고속처리프로세서와 링크 어뎁터 사이에 접속하고, 상기 제 1 펄스발생부의 출력신호에 동기하여 발생되는 상기 고속처리프로세서의 제 2 제어신호의 주기를 크게 조절해서 상기 링크 어뎁터의 제 2 제어신호 입력단자로 출력하는 제 2 펄스발생부로 구성하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명에 따른 제어신호조절장치를 상세히 설명한다.
먼저 구성을 살펴보면, 8 비트 직렬통신방식을 지원하는 병렬처리프로세서(31)와 8 비트 병렬통신방신을 지원하는 고속신호처리프로세서(11)의 사이에 상기 8비트의 직렬데이타를 8 비트의 병렬데이타로 변환시켜 주는 링크 어뎁터(21)가 접속하고 있다.
그리고, 상기 링크 어뎁터(21)와 고속신호처리프로세서(11)는 통신을 위한 제어신호의 타이밍 특성이 서로 다르게 정의 되어 있기 때문에 , 그 특성을 조절하기 위해서, 상기 링크 어뎁터(21)와 고속신호처리프로세서(11) 사이에 제어신호조절부(50)가 접속한다.
상기 제어신호조절부(50)는, 상기 링크 어뎁터(21)의 제 1 제어신호(Qvalid)를 입력하고 로우논리에 따른 펄스신호를 발생하는 네가티브 펄스발생부와(53), 상기 고속처리프로세서(11)의 제 2 제어신호(/RDY)를 입력하고 하이논리에 따른 펄스신호를 발생하는 포지티브 펄스발생부(55)를 구비한다.
그 접속관계를 좀 더 상세하게 설명하면, 상기 링크 어뎁터(21)의 제 1 제어신호 출력단자는 네가티브 펄스발생부(53)의 입력단자와 접속하고, 상기 출력단자는 상기 프로세서(11)의 제 1 제어신호 입력단자(/STRB)와 접속한다. 그리고 상기 프로세서(11)의 제 2 제어신호 출력단자(/RDY)는 포지티브 펄스발생부(55)의 입력단자 및 상기 네가티브 펄스발생기(53)의 제어단쟈와 접속하며, 상기 포지티브 펄스발생부(55)의 출력단자는 링크 어뎁터(21)의 제 2 제어신호(Qack) 입력단자와 접속한다.
상기 구성에 의한 본 발명의 작용 및 효과를 첨부한 타이밍도(제 4도)를 참조하여 상세히 설명한다.
병렬처리프로세서(31)에서 출력되는 8 비트의 직렬신호는 링크 어뎁터(20)로 입력되어서 8 비트의 병렬신호로 변환이 이루어진다.
상기 링크 어뎁터(21)에서 병렬신호로 변환된 신호는 상기 고속처리르로세서(11)로 출력되는데, 상기 고속처리프로세서(11)는 32비트 처리장치이므로, 8 비트의 병렬데이타를 4번 입력하여서 한 개의 32 비트 데이터로 조합해서 출력한다.
상기 링크 어뎁터(21)에서 상기 고속처리프로세서(11)로 8비트 데이타 출력은 다음과 같이 이루어진다.
상기 링크 어뎁터(21)의 제 1제어신호(Qvalid) 출력단자로 하이논리의 신호가 출력되어 네가티브 펄스발생부(53)로 입력되면[제 4 도의 (가)], 상기 네가티브 펄스발생부(53)는 로우논리신호를 출력한다. 상기 네가티브 펄스발생부(53)에서 출력되는 로우논리신호는 프로세서(11)의 제 1 제어신호(/STRB)입력단자로 입력된다. [제 4 도의 (나)]
상기 프로세서(11)는 상기 제 1 제어신호 입력단자로 로우논리신호가 입력되면, 8 비트의 데이타를 입력함과 동시에 제 2 제어신호(/RDY) 출력단자로 로우논리신호를 출력한다. [제 4 도의 (다)]
상기 프로세서(11)의 제 2 제어신호 출력단자로 출력되는 신호는 포지티브 펄스발생기(55)로 입력이 되는 한편, 네가티브 펄스발생기(53)의 제어신호 입력단자로 입력된다. 상기 포지티브 펄스발생기(55)는 상기 로우신호가 입력되면 하이신호를 출력해서 링크 어뎁터(21)의 제 2 제어신호(Qack) 입력단자로 출력하고, 상기 네가티브 펄스발생기(53)는 출력되는 신호를 로우신호에서 하이신호로 전환시켜서 출력한다.
상기 포지티브 펄스 발생기(55)는 상기 로우신호가 입력된 후 일정시간 동안 하이논리신호를 출력하도록 구성되어서, 상기 링크 어뎁터(21)의 제 2 제어신호(Qack)에 일치시킨다. [제 4 도의 (라)]
그리고 상기 네가티브 펄스발생기(53)의 출력은 상기 프로세서(11)의 제 1 제어신호 입력단자로 입력되기 때문에, 상기 제 1 제어신호(/STRB)는 로우신호에서 하이신호로 전환이 된다. 즉, 상기 링크 어뎁터(21)에서 제 1 제어신호(Qvalid)의 하이출력이 완료되기 전에 상기 프로세서(11)의 제 1 제어신호(/STRB) 입력단자로 입력되는 신호는 로우신호에서 하이신호로 전환이 이루어지는 것이다. [ 제 4 도의 (나) ]
이와 같이 동작이 이루어져서 상기 프로세서(11)는 제 1 제어신호 입력단자로 하이신호가 입력되면, 상기 제 2 제어신호의 출력을 하이신호로 전환시켜 줌과 동시에 1 바이트의 데이타 입력을 완료한다.
상기와 같은 과정에 의해서 상기 프로세서(11)로 4바이트 전송이 완료된 직후에도 상기 프로세서(11)의 제 1 제어신호(/STRB)가 일정시간(Tmax)내에 하이신호로 전환이이루어짐에 의해서, 32비트 데이타 전송을 완료하고, 다음 32비트 데이타 전송을 위한 준비단계로 들어간다.
즉, 종래에 상기 제 1 프로세서(10)의 제 1 제어신호(/STRB)가 상기 링크 어뎁터(20)의 제 1 제어신호(Qvalid)에 동기되어 펄스신호가 전환됨에 의해서, 발생되는 에러를 방지하기 위해서, 본 발명에서는 상기 제 1 프로세서(11)의 제 1 제어신호(/STRB)가 하이신호로 전환되는 때를 상기 제 2 제어신호(/RDY)가 로우신호로 전환되는 때에 동기시킨 것이다.
따라서, 상기 링크 어뎁터(21)의 제 1 제어신호(Qvalid)는 고속처리프로세서(11)의 제 1 제어신호(/STRB)에 적합하도록 펄스폭이 작게 조절되고, 상기 고속처리프로세서(11)의 제 2 제어신호(/RDY)는 링크 어뎁터(21)의 제 2 제어신호(Qack)에 적합하도록 펄스폭이 크게 조절되는 것이다.
상술한 바와 같이, 본 발명에 의한 제어신호조절장치는 링크 어뎁터인 IMSC011를 사용하여 고속처리프로세서인 TMS320C40과 병렬처리프로세서인 TRANSPUTER가 통신을 하는 경우, 펄스속도가 다른 고속처리프로세서와 링크 어뎁터의 펄스속도를 조절해서, 불필요한 데이타를 한 번 더 입력하는 에러를 방지할 수 있는 효과가 있다.

Claims (3)

  1. 고속처리프로세서와 병렬처리프로세서 사이에 상기 고속처리프로세서보다 펄스속도가 늦은 링크 어뎁터를 접속시켜서 데이타를 고속으로 처리하기 위한 병렬처리시스템에 있어서;
    상기 고속처리프로세서와 링크 어뎁터 사이에 접속하고, 상기 링크 어뎁터의 제 1 제어신호의 주기를 작게 조절해서 상기 고속처리프로세서의 제 1 제어신호 입력단자로 출력하는 제 1 펄스발생부와;
    상기 고속처리프로세서와 링크 어뎁터 사이에 접속하고, 상기 제 1 펄스발생부의 출력신호에 동기하여 발생되는 상기고속처리프로세서의 제 2 제어신호의 주기를 크게 조절해서 상기 링크 어뎁터의 제 2 제어신호 입력단자로 출력하는 제 2 펄스발생부로 구성하는 것을 특징으로 하는 펄스속도가 다른 두 프로세서 간에 제어신호조절장치.
  2. 제 1 항에 있어서;
    상기 제 1 펄스발생부는, 상기 고속처리프로세서에서 제 2 제어신호가 출력되면, 출력펄스의 논리가 전환됨을 특징으로 하는 펄스속도가 다른 두 프로세서 간에 제어신호조절장치
  3. 제 2항에 있어서;
    상기 제 2 펄스발생부는, 소정의 설정된 시간동안 펄스신호를 출력함을 특징으로 하는 펄스속도가 다른 두 프로세서 간에 제어신호조절장치.
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