KR0135006B1 - 펄스속도가 다른 두 프로세서 간에 제어신호조절장치 - Google Patents

Abstract

본 발명은 펄스속도가 다른 두 프로세서 간의 제어신호의 타이밍 특성을 조절할 수 있는 제어신호조절장치에 관한 것이다. 이 장치는 상기 링크 어뎁터에서 출력되는 제1제어신호를 입력하고, 저항과 콘덴서에 의해 결정된 시간동안 펄스신호를 출력하는 펄스발생기(60)와; 상기 펄스발생기의 출력신호를 제1입력단자로 입력하고, 출력신호를 상기 고속처리프로세서의 제1제어신호 입력단자로 출력하는 래치회로(65)와; 상기 고속처리프로세서의 제1제어신호에 동기하여 발생되는 프로세서의 제2제어신호를 입력하고, 신호를 출력하는 제1낸드게이트(70)와; 상기 제1낸드게이트의 출력신호와 상기 펄스발생기의 출력신호를 입력하는 제2낸드게이트(73)와; 상기 제2낸드게이트의 출력신호를 입력하고, 출력신호를 상기 래치회로(65)의 제2입력단자로 출력하는 앤드게이트(75)와; 상기 고속처리프로세서의 제2제어신호를 입력하고, 소정시간 동안 상기 링크 어뎁터의 제2제어신호 입력단자로 펄스신호를 출력하는 지연소자로 구성한 것을 특징으로 한다.

Description

펄스속도가 다른 두 프로세서 간에 제어신호조절장치.

제1도는 종래 기술에 따른 사용상태를 도시한 블럭도.

제2도는 제1도의 동작 타이밍도.

제3도는 본 발명에 따른 장치를 도시한 블럭도.

제4도는 제3도에 도시된 제어신호조절부의 상세회로도.

제5도는 제4도의 동작 타이밍도.

제6도는 제4도의 동작 타이밍도.

본 발명은 멀티프로세싱의 고속신호처리를 위한 병렬처리시스템에 관한 것으로, 더욱 상세하게는 펄스속도가 다른 두 프로세서 간의 제어신호의 타이밍 특성을 조절할 수 있는 제어신호조절장치에 관한 것이다.

멀티프로세싱의 고속신호처리를 위한 병렬처리시스템을 구성하기 위하여, 병령처리프로세서인 TRANSPUTER(INMOS사의 T805-20)와 고속 디지탈 시그널 프로세서(digital signal processor)인 TMS320C40(텍사스 인스트루먼트사)를 서로 접속하여 많이 사용되고 있다.

즉, 두 프로세서를 접속하여 병렬처리시스템을 구현할 때, 두 프로세서 간의 원활한 통신능력이 시스템의 성능을 결정하는 요인이 되게 된다.

그러나, 고속처리프로세서 TMS320C40는 통신 포트를 통한 8비트 병렬통신방식을 지원하고 있고, 벙렬처리프로세서 TRANSPUTER는 직렬 링크(SERIAL LINK)를 통한 8비트 직렬통신방식을 지원하고 있다.

그래서 상기 통신방식이 다른 두 프로세서 간의 통신을 원활히 하기 위해서, 직렬데이타를 8비트 병렬데이타로 변환시켜 주는 링크 어뎁터인 IMSC011(INMOS사)를 상기 두 프로세서 사이에 접속시켜서 통신을 하고 있다.

상기 설명에 의한 사용상태를 종래의 회로도인 제1도 및 제2도를 참조하여 상세히 설명한다.

구성을 살펴보면, 8비트 직렬통신방식을 지원하는 병렬처리프로세서(30)와 8비트 병렬통신방식을 지원하는 고속처리프로세서(10)의 사이에 상기 8비트의 직렬데이타를 8비트의 병렬데이타로 변환시켜 주는 링크 어뎁터(20)가 접속하고 있다.

그리고, 상기 링크 어뎁터(20)와 고속처리프로세서(10)는 통신을 위한 제어신호의 타이밍 특성이 서로 다르게 정의 되어 있기 때문에, 그 특성을 조절하기 위해서, 상기 링크 어뎁터(20)의 제1제어신호(Qvalid)의 출력단자와 상기 고속처리프로세서(10)의 제1제어신호(/STRB)의 입력단자 사이에 제1인버터(40)가 접속되어 있다.

또한, 상기 고속처리프로세서(10)의 제2제어신호(/RDY)의 출력단자와 상기 링크 어뎁터(20)의 제2제어신호(Qack)의 입력단자 사이에 제2인버터(45)가 접속되어 있다. 더불어 상기 고속처리프로세서(10)는 32비트 장치로서, 상기 링크 어뎁터(20)의 클럭 속도에 비해 2.5배가 빠르다.

상기와 같은 구성으로 이루어진 종래의 회로에 의하여, 신호의 전송이 이루어지는 과정을 제2도에 도시한 타이밍도를 참조하여 설명한다.

병렬처리프로세서(30)에서 출력되는 8비트의 직렬신호는 링크 어뎁터(20)로 입력되어서 8비트의 병렬신호로 변환이 이루어진다.

상기 링크 어뎁터(20)에서 병렬신호로 변환된 신호는 상기 고속처리프로세서(10)로 출력되는데, 상기 고속처리프로세서(10)는 32비트 처리장치 이므로, 8비트의 병렬데이타를 4번 입력하여서 한 개의 32비트 데이터로 조합해서 출력한다.

상기 링크 어뎁터(20)에서 상기 고속처리프로세서(10)로 첫번째의 8비트 데이타 출력은, 먼저 링크 어뎁터(20)의 제1제어신호(Qvalid) 출력단자에서 하이(high)신호를 출력한다.(제2도의 (가)) 상기 하이신호는 인버터(40)를 통해서 반전되어서 상기 프로세서(10)의 제1제어신호(/STRB) 입력단자로 로우(low)신호로 입력된다.(제2도의 (나))

상기 프로세서(10)는 로우논리상태의 제1제어신호가 입력되면, 상기 링크 어뎁터(20)에서 데이타를 읽어 들이는 동시에(제2도의 (라)), 상기 제1제어신호에 동기되어 제2제어신호(/RDY) 출력단자로 로우신호를 출력한다.(제2도의 (다))

한편, 상기 링크 어뎁터(20)의 제1제어신호가 하이신호에서 로우신호로 바뀌면, 상기 프로세서(10)의 제1제어신호 입력단자로 하이신호가 입력된다. 상기 프로세서(10)는 상기 제1제어신호(/STRB) 입력단자로 하이신호가 입력되는 것에 동기하여, 제2제어신호(/RDY) 출력단자로 하이신호를 출력시키면서, 1바이트 전송을 완료한다.

즉, 상기 프로세서(10)는 제1제어신호(/STRB) 입력단자로 로우신호가 입력되는 것에 동기하여 데이타를 입력하고, 상기 제1제어신호 입력단자로 로우신호에서 하이신호로 변환되어 입력되는 것에 동기하여 데이타의 입력을 완료한다.

상기와 같은 과정으로 4바이트 전송이 완료되어, 상기 프로세서(10)의 제1제어신호가 하이신호로 변환되면, 32비트 데이타 전송을 완료하고, 다음 32비트 데이타 전송을 위한 준비단계로 들어간다.

그러나 상기 고속처리프로세서(10)는 4바이트 전송이 완료된 직 후 상기 제1제어신호(/STRB)를 일정시간(Tmax) 내에 하이신호로 전환시켜 주어야 하는데, 이 조건을 만족하지 못하면, 상기 프로세서(10)의 클럭속도가 상기 링크 어뎁터(20)의 클럭속도 보다 2.5배 빠르게 이루어짐에 의해서, 4번째 바이트를 한번 더 입력하게 되었다. 즉, 항상 1바이트가 추가되는 에러가 발생되는 것이다.

즉, 종래의 회로는 데이타의 전송을 위한 제어신호의 타이밍 특성이 서로 다름에도 불구하고, 상기 프로세서(10)와 링크 어뎁터(20)를 직접 접속시킴에 의해서 데이타 전송시 에러가 발생되었던 것이다.

따라서 본 발명의 목적은 펄스속도가 다른 두 프로세서 간의 제어신호를 조절하여 주는 제어신호조절장치를 제공함에 있다.

상기 목적을 달성하기 위해서 본 발명은 고속처리프로세서와 병렬처리프로세서 사이에 상기 고속처리프로세서 보다 펄스속도가 늦은 링크 어뎁터를 접속하고, 상기 고속처리프로세서와 링크 어뎁터 사이에 제어신호의 타이밍을 조절하기 위한 제어신호조절부를 접속한 병렬처리시스템에 있어서; 상기 제어 신호조절부는, 상기 링크 어뎁터에서 출력되는 제1제어신호를 입력하고, 저항과 콘덴서에 의해 결정된 시간동안 펄스신호를 출력하는 펄스발생기(60)와; 상기 펄스발생기의 출력신호를 제1입력단자로 입력하고, 출력신호를 상기 고속처리프로세서의 제1제어신호 입력단자로 출력하는 래치회로(65)와; 상기 고속처리프로세서의 제1제어신호에 동기하여 발생되는 프로세서의 제2제어신호를 입력하고, 신호를 출력하는 제1낸드게이트(70)와; 상기 제1낸드게이트의 출력신호와 상기 펄스발생기의 출력신호를 입력하는 제2낸드게이트(73)와; 상기 제2낸드게이트의 출력신호를 입력하고, 출력신호를 상기 래치회로(65)의 제2입력단자로 출력하는 앤드게이트(75)와; 상기 고속처리프로세서의 제2제어신호를 입력하고, 소정시간 동안 링크 어뎁터의 제2제어신호 입력단자로 펄스신호를 출력하는 지연소자로 구성하는 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명에 따른 제어신호조절장치를 상세히 설명한다.

먼저 제3도를 참조하여 전체적인 회로 블럭 구성을 살펴보면, 8비트 직렬통신방식을 지원하는 병렬처리프로세서(31)와 8비트 병렬통신방식을 지원하는 고속처리프로세서(11)의 사이에 상기 8비트의 직렬데이타를 8비트의 병렬데이타로 변환시켜 주는 링크 어뎁터(21)가 접속하고 있다.

그리고, 상기 링크 어뎁터(21)와 고속처리프로세서(11)는 통신을 위한 제어신호의 타이밍 특성이 서로 다르게 정의 되어 있기 때문에, 그 특성을 조절하기 위해서, 상기 링크 어뎁터(21)와 고속처리프로세서(11) 사이에 제어신호조절부(50)가 접속한다.

상기 제어신호조절부(50)의 상세회로도는 제4도에 도시되어 있다.

접속관계는, 상기 링크 어뎁터(21)의 제1제어신호(Qvalid)는 펄스발생기(60)의 입력단자(B)와 접속하고, 상기 펄스발생기(60)의 또 다른 입력단자 (A)는 기저전위에 접속되어 있다. 그리고 상기 펄스발생기(60)의 클리어단자는 리셋신호(RESET)를 입력하고, 상기 펄스발생기(60)에서 발생되는 펄스신호의 주기는 저항(R)과 콘덴서(C)의 값에 의하여 결정된다.

상기 펄스발생기의 출력단자(Q)는 래치회로(65)의 제1입력단자(NR)와 접속하고, 출력단자(Q)는 고속처리프로세서(11)의 제1제어신호(/STRB) 입력단자와 접속한다.

상기 고속처리프로세서(11)에서 상기 제1제어신호에 동기하여 발생되는 제2제어신호(/RDY)는 제1낸드게이트(70)의 입력단자와 접속하고, 상기 제1낸드게이트(70)의 출력단자는 제2낸드게이트(73)의 입력단자와 접속한다. 상기 제2낸드게이트(73)의 입력단자는 상기 펄스발생기(60)의 출력단자(Q)와 접속하고, 상기 제2낸드게이트(73)의 출력단자는 앤드게이트(75)의 입력단자와 접속하며, 상기 앤드게이트(75)의 출력단자는 상기 래치회로(65)의 제2입력단자와 접속한다. 그리고 상기 앤드게이트(75)로는 리셋신호가 입력된다.

또한, 상기 고속처리프로세서(11)의 제2제어신호는 제3플립플롭(63)의 클리어단자(CLR)로 입력하고, 상기 제3플립플롭(63)의 신호입력단자는 공급전원(VCC)을 입력한다. 그리고 상기 플립플롭(63)의 출력단자(Q)는 제4플립플롭(67)의 신호입력단자와 접속하고, 상기 제1, 2플립플롭(63, 67)의 프리세트단자(PR)은 리셋신호를 입력한다.

상기 제3플립플롭(63, 67)의 출력단자(Q)는 제3낸드게이트(77)의 입력단자와 접속하고, 상기 제3낸드게이트(77)의 출력단자는 상기 링크 어뎁터(21)의 제2제어신호 입력단자와 접속한다. 그리고 상기 제4플립플롭(67)의 클리어단자(CLR)는 공급전원(VCC)을 입력한다.

상기 구성에 의한 본 발명의 작용 및 효과를 첨부한 타이밍도를 참조하여 상세히 설명한다.

병렬처리프로세서(31)에 출력되는 8비트의 직렬신호는 링크 어뎁터(20)로 입력되어서 8비트의 병렬신호로 변환이 이루어진다.

상기 링크 어뎁터(21)에서 병렬신호로 변환된 신호는 상기 고속처리프로세서(11)로 출력되는데, 상기 고속처리프로세서(11)는 32비트 처리장치 이므로, 8비트의 병렬데이타를 4번 입력하여서 한 개의 32비트 데이터로 조합해서 출력한다.

상기 링크 어뎁터(21)에서 상기 고속처리프로세서(11)로 8비트 데이타 출력은 이하 상술할 제어신호조절부(50)의 제어신호에 따라 이루어진다.

제5도는 고속처리프로세서로 제1제어신호(/STRB)가 입력되고, 1클럭신호가 끝나기 전에 제2제어신호(/RDY)가 출력되는 경우의 타이밍도이고, 설명에 들어가기 앞서 상기 고속처리프로세서(11)의 제2제어신호는 제1제어신호에 동기되어 발생되는 신호이다.

먼저 각 소자를 초기화시키기 위하여, 리셋신호(RESET)가 입력되면, 상기 펄스발생기(60)의 출력단자(Q)는 하이논리신호가 출력되고, 상기 앤드게이트(75)의 출력단자로 로우논리신호가 출력된다. 이 두 신호는 래치회로(65)로 입력되어서 하이신호를 출력하고, 출력되는 하이신호는 고속처리프로세서(11)의 제1제어신호(/STRB) 입력단자로 입력된다(제5도의 1단계)

이와 같은 초기화 상태에서, 링크 어뎁터(21)의 제1제어신호 출력단자(Qvalid)로 하이신호가 출력되고, 이 신호는 펄스발생기(60)의 신호입력단자(B)로 입력된다. 상기 펄스발생기(60)는 신호입력단자(B)로 신호가 입력되면, 하나의 펄스신호를 출력하는 소자로, 상기 펄스신호의 주기(Trc)는, 저항(R)과 콘던서(C)에 의해 결정된다.

상기 펄스발생기(60)에서 출력되는 로우신호는 래치회로(65)를 통해서 고속처리프로세서(11)의 제1제어신호 입력단자로 입력된다.(제5도의 2단계)

상기 고속처리프로세서(11)의 제1제어신호 입력단자로 로우신호가 입력되면, 상기 고속처리프로세서(11)는 8비트의 데이타를 입력함과 동시에, 제2제어신호(/RDY)를 발생한다. 상기 발생된 제2제어신호는 제1낸드게이트(70)로 입력되고, 출력되는 하이신호는 제2낸드게이트(73)의 제1입력단자로 입력된다.

동시에 상기 제2제어신호는 상기 제3, 4플립플롭(63, 67)의 클리어단자로 인가되고, 상기 제1, 2플립플롭(63, 67)의 출력단자(Q)는 로우상태의 펄스신호를 출력하며, 상기 로우신호는 제3낸드게이트(77)를 통해서 하이신호로 전환되어 링크 어뎁터(21)의 제2제어신호(Qack) 입력단자로 입력된다.(제5도의 5단계)

그리고 상기 펄스발생기(60)에서 출력되는 펄스신호는 저항(R)과 콘덴서(C)에 결정된 시간동안 로우신호를 유지하다가, 상기 저항(R)과 콘덴서(C)에 결정된 시간이 경과하면 하이신호로 전환되고, 이 하이신호는 제2낸드게이트(73)의 제2입력단자로 입력된다.

상기 펄스발생기(60)의 변환된 하이출력은 래치회로(65)의 제1입력단자로 입력되고, 상기 펄스발생기(60)의 변환된 하이신호를 입력하는 낸드게이트(73) 및 앤드게이트(75)의 출력도 로우신호로 변환되어서 래치회로(65)의 제2입력단자로 입력된다.

이렇게 하여, 상기 제1입력단자로 하이신호를, 제2입력단자로 로우신호를 입력한 래치회로(65)는 하이신호로 전환되고, 이 출력되는 하이신호는 고속처리프로세서(11)의 제1제어신호를 하이신호로 전환시킨다.(제5도의 4단계)

상기 고속처리프로세서(11)의 제1제어신호가 하이신호가 되면, 제2제어신호도 상기 제1제어신호에 동기되어 하이신호로 전환되면서 8비트 데이타 입력을 완료한다.(제5도의 5단계)

상기 고속처리프로세서(11)의 제2제어신호가 하이신호로 전환되면, 상기 링크 어뎁터(21)의 제2제어신호도 전환이 이루어지는데, 상기 링크 어뎁터(21)의 제2제어신호의 전환은 상기 고속처리프로세서(11)의 제2제어신호가 하이신호로 전환된 후 최소 1클럭, 최대 2클럭동안 유지된 후 전환이 이루어지며, 이것은 상기 3, 4플립플롭(63, 67)에 의해서 일정시간 지연되기 때문이다.(제5도의 6단계)

따라서 상기 제어신호조절회로는 고속처리프로세서로 제1제어신호(/STRB)가 입력되고, 1클럭신호가 끝나기 전에 제2제어신호(/RDY)의 출력이 이루어진다.

제6도는 프로세서(11)로 제1제어신호(/STRB)가 입력된 후 1클럭신호가 지난 후에 제2제어신호(/RDY)가 발생하는 경우로 그 과정은 하기와 같다.

리셋신호가 입력되면, 펄스발생기(63)는 하이신호를 출력하고, 상기 앤드게이트(75)는 로우신호를 출력하고, 이 두 출력은 래치회로(65)를 통해 고속처리프로세서(11)의 제1제어신호 입력단자로 입력된다.(제6도의 1단계)

각 소자의 초기화가 이루어져서, 펄스발생기(60)의 신호입력단자(B)로 링크 어뎁터의 제1제어신호가 입력되면, 상기 펄스발생기(60)의 출력단자(Q)는 로우신호를 출력한다. 상기 출력되는 로우신호는 래치회로(65)로 입력되고, 상기 래치회로(65)의 로우출력은 고속처리프로세서(11)의 제1제어신호 입력단자로 입력된다.(제6도의 2단계)

상기 펄스발생기(60)의 로우출력은 저항(R)과 콘덴서(C)에 의해 결정된 시간동안 출력이 이루어지고, 이 시간(Trc)이 경과하면 하이신호로 전환되지만, 상기 고속처리프로세서(11)의 제1제어신호(/STRB)는 제2제어신호가 발생되지 않았으므로 계속 로우상태를 유지한다.(제6도의 3단계)

한편, 상기 고속처리프로세서(11)에서 제2제어신호가 발생하면, 두개의 낸드게이트(70, 73) 및 앤드게이트(75)를 통해서 로우신호가 출력되고, 이 출력되는 로우신호는 래치회로(65)의 제1입력단자로 하이신호를, 제2입력단자로 로우신호를 입력하고, 하이신호를 출력하여 고속처리프로세서(11)의 제1제어신호 입력단자로 출력한다.

동시에 상기 고속처리프로세서의 제2제어신호는 상기 제3, 4플립플롭(63, 67)의 클리어단자로 인가되고, 상기 제1, 2플립플롭(63, 67)의 출력단자(Q)는 로우상태의 펄스신호를 출력하며, 상기 로우신호는 제3낸드게이트(77)를 통해서 하이신호로 전환되어 링크 어뎁터(21)의 제2제어신호(Qack) 입력단자로 입력된다(제6도의 4단계)

상기 고속처리프로세서(11)의 제1제어신호가 하이신호로 전환되면, 제2제어신호는 로우논리상태를 1/2클럭시간 동안 유지된 다음 하이신호로 전환된다.(제6도의 5단계)

상기 고속처리프로세서(11)의 제2제어신호가 하이신호로 전환되면, 상기 링크 어뎁터(21)의 제2제어신호도 전환이 이루어지는데, 상기 링크 어뎁터(21)의 제2제어신호의 전환은 상기 고속처리프로세서(11)의 제2제어신호가 하이신호로 전환된 후 최소 1클럭, 최대 2클럭동안 유지된 후 전환이 이루어지며, 이것은 상기 제3, 4플립플롭(63, 67)에 의해서 일정시간 지연되기 때문이다.(제6도의 6단계)

상술한 두 경우, 프로세서(11)에서 제1제어신호가 입력된 후 1클럭신호가 지나기 전에 제2제어신호를 발생하는 경우와 프로세서(11)에서 제1제어신호가 입력된 후 1클럭신호가 지난 후에 제2제어신호를 발생하는 경우, 와 같은 과정에 의해서 상기 프로세서(11)로 4바이트 전송이 완료된 직후에도 상기 프로세서(11)의 제1제어신호(/STRB)가 일정시간(Tmax) 내에 하이신호로 전환이 이루어짐에 의해서, 32 비트데이타 전송을 완료하고, 다음 32 비트 데이타 전송을 위한 준비단계로 들어간다.

즉, 종래에 상기 제1프로세서(10)의 제1제어신호(/STRB)가 상기 링크 어뎁터(20)의 제1제어신호(Qvalid)에 동기되어 펄스신호가 전환됨에 의해서, 발생되는 에러를 방지하기 위해서, 본 발명에서는 상기 제1프로세서(11)의 제1제어신호(/STRB)가 하이신호로 전환되는 시점을 상기 제2제어신호(/RDY)가 로우신호로 전환되는 시점에 동기시킨 것이다.

따라서, 상기 링크 어뎁터(21)의 제1제어신호(Qvalid)는 고속처리프로세서(11)의 제1제어신호(/STRB)에 적합하도록 펄스폭이 작게 조절되고, 상기 고속처리프로세서(11)의 제2제어신호(/RDY)는 링크 어뎁터(21)의 제2제어신호(Qack)에 적합하도록 펄스폭이 크게 조절되는 것이다.

상술한 바와 같이, 본 발명에 의한 제어신호조절장치는 링크 에뎁터인 IMSC011를 사용하여 고속처리프로세서인 TMS320C40과 병렬처리프로세서인 TRANSPUTER 가 통신을 하는 경우, 펄스속도가 다른 고속처리프로세서와 링크 어뎁터의 펄스속도를 조절해서, 불필요한 데이타를 한번 더 입력하는 에러를 방지할 수 있는 효과가 있다.

Claims (2)

1. 고속처리프로세서와 병렬처리프로세서 사이에 상기 고속처리프로세서보다 펄스속도가 늦은 링크 어뎁터를 접속하고, 상기 고속처리프로세서와 링크 어뎁터 사이에 제어신호의 타이밍을 조절하기 위한 제어신호조절부를 접속한 병령처리시스템에 있어서;

   상기 제어신호조절부는, 상기 링크 어뎁터에서 출력되는 제1제어신호를 입력하고, 저항과 콘덴서에 의해 결정된 시간동안 펄스신호를 출력하는 펄스발생기(60)와;

   상기 펄스발생기의 출력신호를 제1입력단자로 입력하고, 출력신호를 상기 고속처리프로세서의 제1제어신호 입력단자로 출력하는 래치회로(65)와;

   상기 고속처리프로세서의 제1제어신호에 동기하여 발생되는 프로세서의 제2제어신호를 입력하고, 신호를 출력하는 제1낸드게이트(70)와;

   상기 제1낸드게이트의 출력신호와 상기 펄스발생기의 출력신호를 입력하는 제2낸드게이트(73)와;

   상기 제2낸드게이트의 출력신호를 입력하고, 출력신호를 상기 래치회로(65)의 제2입력단자로 출력하는 앤드게이트(75)와;

   상기 고속처리프로세서의 제2제어신호를 입력하고, 소정시간 동안 상기 링크 어뎁터의 제2제어신호 입력단자로 펄스신호를 출력하는 지연소자로 구성한 것을 특징으로 하는 펄스속도가 다른 두 프로세서 간에 제어신호조절장치.
2. 제1항에 있어서;

   상기 지연소자는, 고속처리프로세서의 제2제어신호를 입력하는 제1플립플롭(63)과, 상기 제1플립플롭의 출력신호를 입력하는 제2플립플롭(67)과, 상기 제1, 2플립플롭의 출력을 입력하는 제3낸드게이트(77)를 포함한 것을 특징으로 하는 펄스속도가 다른 두 프로세서 간에 제어신호조절장치.