JP2624865B2

JP2624865B2 - シリアル信号送信回路

Info

Publication number: JP2624865B2
Application number: JP2057576A
Authority: JP
Inventors: 勝則早坂
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-08
Filing date: 1990-03-08
Publication date: 1997-06-25
Anticipated expiration: 2012-06-25
Also published as: JPH03258134A

Description

【発明の詳細な説明】〔概要〕連続して発生するシリアル信号列から任意の１フレー
ムのシリアル信号を抽出して送信する回路に関し、送信制御のためのソフトウェアの介在度を低減するこ
とを目的とし、シリアル信号を連続的に発生すると共に該シリアル信
号の各フレーム終了毎に１フレーム送信終了信号を発生
するシリアル信号送出部と、任意のタイミング信号を発
生するタイミング発生回路と、該シリアル信号送出部か
らの該１フレーム送信終了信号と該タイミング発生回路
からのタイミング信号が入力され、該タイミング信号に
基づき連続して入力する２つの該１フレーム送信終了信
号間で制御パルスを発生する制御回路と、該シリアル信
号送出部から連続して送出されている該シリアル信号の
うち該制御パルスの入力期間に入力するシリアル信号の
み通過送信するゲート回路とを有するよう構成する。

〔産業上の利用分野〕

本発明はシリアル信号送信回路に係り、特に連続して
発生するシリアル信号列から任意の１フレームのシリア
ル信号を抽出して送信する回路に関する。

シリアルデータ伝送においては、第６図に示す如く所
望ビット数の伝送すべきデータが存在するデータフィー
ルドDFの先頭にスタートビットSAを付加し、かつ、DFの
最後にストップビットSOを付加したフレームフォーマッ
トのシリアル信号をフレーム単位で送信し、受信側では
このシリアル信号のビットの区切りをスタートビットSA
及びストップビットSOにより識別する。

かかるシリアルデータ伝送においては、送信側が同一
データ内容のシリアル信号を連続して絶えず発生するシ
リアル信号発生部の出力シリアル信号列の中から任意の
１フレームを抽出して送信する構成としている場合、任
意の１フレーム抽出のための回路部をソフトウェアの介
在度を少なく、簡単かつ小規模な回路構成で実現するこ
とが望ましい。

〔従来の技術〕

第７図は従来のシリアル信号送信回路の一例の構成図
を示す。同図中、１は中央処理装置（CPU）で、そのソ
フトウェア処理によって同じデータ内容のシリアル信号
がフレーム単位で連続的に発生する。２はシリアル信号
用LSI（大規模集積回路）で、上記の入力シリアル信号
列の中からCPU1からの制御に基づいて１フレームを抽出
して送信する。

従って、この従来回路によれば、CUP1のソフトウェア
の処理によって、送信のフレーム数や送信タイミング
（任意又は周期的間隔）を任意に行なうことができる。

〔発明が解決しようとする課題〕

しかるに、上記の従来回路ではシリアル信号送信用LS
I2による送信制御をCPU1のソフトウェア処理で行なって
おり、その送信制御が多様な送信タイミング、送信フレ
ーム数に対応できるようにしているため、ソフトウェア
の開発に多大な時間と費用を要し、またソフトウェアの
規模が大きくなってしまう。特に、送受信シーケンスが
１フレームのみの送信を任意又は周期的間隔で行なうな
どの単純な場合には、ソフトウェアのメリットは少な
い。

本発明は上記の点で鑑みなされたもので、送信制御の
ためのソフトウェアの介在度を低減し得るシリアル信号
送信回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。同図中、11
はシリアル信号送出部で、シリアル信号を連続的に発生
すると共にシリアル信号の各フレーム終了毎に１フレー
ム送信終了信号を発生する。12はタイミング発生回路
で、任意のタイミング信号を発生する。13は制御回路
で、タイミング信号に基づき連続して入力する２つの１
フレーム送信終了信号間で制御パルスを発生する。

14はゲート回路で、上記の制御パルスの入力期間に入
力するシリアル信号のみ通過送信する。

〔作用〕

本発明では、タイミング発生回路12より第２図（Ｄ）
に示すタイミング信号が制御回路13に入力されると、そ
の直後のシリアル信号送出部11から取り出される第２図
（Ｃ）に示す連続して入力する２つの１フレーム送信終
了信号間で１フレームの期間制御回路13が第２図（Ｅ）
に示す如き制御パルスを発生する。

これにより、ゲート回路14は発振器10の出力に基づき
シリアル信号送出部11から連続的に発生されている第２
図（Ａ）に示すシリアル信号列を、上記制御パルスが入
力される１フレーム期間通過させるため、ゲート回路14
からは第２図（Ｂ）に模式的に示す如く、タイミング信
号入力直後の１フレームのシリアル信号が抽出されて送
信される。

このように、本発明ではタイミング信号とシリアル信
号とが全く非同期であっても、CPUを用いないで１フレ
ーム送信終了信号を制御パルスの発生トリガとしている
ため、CPUを用いることなく確実に１フレームのシリア
ル信号を抽出することができる。

〔実施例〕

第３図は本発明の一実施例の回路図を示す。同図中、
第１図と同一構成部分には同一符号を付し、その説明を
省略する。第３図において、シリアル信号送出部11はCP
U111とLSI112とから構成されている。LSI112は例えば型
名MB653642の公知の大規模集積回路で、発振器10から入
力されるクロックと、CPU111からのデータ（２バイト）
に基づいて第４図（Ａ）に示す如くシリアル信号ａを連
続的に発生し、かつ、そのシリアル信号ａの１フレーム
送出終了毎に第４図（Ｂ）に示す如き１フレーム送信終
了信号（EOP）ｂを発生する。この１フレーム送信終了
信号ｂのパルス幅は、シリアル信号ａのビットレートと
一致しており、そのため後述のタイミング発生回路12及
び制御回路13へ供給するクロックレートをこれに合わせ
ている。

また、タイミング発生回路12はプログラムブル分周カ
ウンタ121から構成されており、発振器10の出力パルス
をｍ分周器20でｍ分周されたパルスがクロックとして供
給され、これを所望の分周比だけ分周してそのキャリイ
出力端子から第４図（Ｃ）に示す如き周期に（これは１
フレーム間隔以上の周期で、上記分周比の設定によって
任意に設定できる。）のパルスｃを出力する。このパル
スｃはタイミング信号としてＪ−Ｋフリップフロップ13
1のＪ端子に入力される。

このＪ−Ｋフリップフロップ131はAND回路132,133及
びＪ−Ｋフリップフロップ134と共に制御回路13を構成
しており、Ｊ−Ｋフリップフロップ131及び134の各クロ
ック端子にはｍ分周器20からのパルスが印加される。Ｊ
−Ｋフリップフロップ131のＪ端子に入力されるタイミ
ング信号ｃがハイレベルになると、Ｊ−Ｋフリップフロ
ップ131がセットされ、そのＱ出力信号ｄが第４図
（Ｄ）に示す如くハイレベルとなり、かつ、出力信号
がローレベルとなる。

これにより、AND回路132がゲート「開」状態となり、
かつ、AND回路133がゲート「閉」状態になる。従って、
タイミング信号ｃがハイレベルになった後、最初の１フ
レーム送信終了信号（EOP）ｂがAND回路132を通してＪ
−Ｋフリップフロップ134のＫ端子に入力される。

このとき、AND回路133はゲート「閉」状態であるから
１フレーム送信終了信号ｂの通過を阻止するため、AND
回路133からＪ−Ｋフリップフロップ134のＪ端子に印加
される信号ｆは第４図（Ｆ）に示す如くローレベルであ
る。

従って、AND回路132から取り出される第４図（Ｅ）に
示すハイレベルの信号ｅにより、Ｊ−Ｋフリップフロッ
プ134の出力信号ｇは第４図（Ｇ）に示す如くハイレ
ベルに変化する。この出力信号ｇは制御パルスとして
後述のAND回路141に入力される一方、Ｊ−Ｋフリップフ
ロップ131のＫ端子に印加されて、Ｊ−Ｋフリップフロ
ップ131のセット状態（窓あけレディ状態）を解除す
る。

これにより、Ｑ出力信号ｄがローレベルとなり、今度
はAND回路132をゲート「閉」状態とし、かつ、AND回路1
33をゲート「開」状態とするので、次に入力される１フ
レーム送信終了信号ｂがAND回路132及び133のうち133の
方だけを通過してＪ−Ｋフリップフロップ134のＪ端子
に印加されＪ−Ｋフリップフロップ134をリセット状態
にする。これにより、制御パルスｇは第４図（Ｇ）に示
す如くハイレベルからローレベルへ変化する。

制御パルスｇは、前記したタイミング信号ｃが入力さ
れた直後の１フレーム送信終了信号ｂからその次の１フ
レーム送信終了信号ｂまでの１フレーム期間のみハイレ
ベルであり、この１フレーム期間のみAND回路141をゲー
ト「開」状態とするので、連続するシリアル信号ａはこ
の１フレーム期間のみ第４図（Ｈ）にｈで示す如くAND
回路141より取り出される。このAND回路141の出力シリ
アル信号ｈは、シリアル被抽出信号として送信される。

このように、本実施例によれば、確実に１フレームの
みを抽出できる。また、本実施例ではシリアル信号送出
部11内にCPU111があるが、このCPU111は単にシリアル信
号を連続的に発生させるデータを発生しているのみであ
り、シリアル信号の抽出送信制御には無関係であるの
で、そのソフトウェアは従来に比べて大幅に単純化でき
る。

次に本発明の他の実施例について説明する。第５図は
本発明の他の実施例の要部の構成図を示す。本実施例は
第３図に示したLSI112と同一構成のLSIを31〜34で示す
如く４個用いて、それらのTRX出力端子を結合してゲー
ト回路14のAND回路141の一方の入力端子に接続したパケ
ット構成であり、その他は第３図と同一構成である。

本実施例では４個目のLSI34の端子EOPからの１フレー
ム送信終了信号だけを制御回路13へ供給しているため、
連続するシリアル信号列のうち、タイミング信号入力の
直後の１フレーム送信終了信号入力時点から４フレーム
の期間、制御パルスがハイレベルとなり、この４フレー
ムの期間シリアル信号を抽出・送信することができる。

なお、本発明は以上の実施例に限定されるものではな
く、例えば第３図のタイミング発生回路12を、CPU直結
レジスタとすることにより、任意タイミングで１フレー
ムシリアルデータを抽出・送信することができる。

〔発明の効果〕

上述の如く、本発明によれば、CPUをシリアル信号抽
出制御に用いないでハードウェア構成のみでシリアル信
号を抽出するようにしているため、CPUのソフトウェア
の開発のための費用や時間を従来に比し大幅に削減する
ことができ、またすべてディジタル回路で構成している
ため、簡単かつ小型な回路構成とすることができる等の
特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は第１図の動作説明用タイムチャート、第３図は本発明の一実施例の回路図、第４図は第３図の動作説明用タイムチャート、第５図は本発明の他の実施例の要部構成図、第６図はシリアル信号の説明図、第７図は従来の一例の構成図である。図において、 11はシリアル信号送出部、 12はタイミング発生回路、 13は制御回路、 14はゲート回路を示す。

Claims

(57)【特許請求の範囲】

【請求項１】シリアル信号を連続的に発生すると共に該
シリアル信号の各フレーム終了毎に１フレーム送信終了
信号を発生するシリアル信号送出部（11）と、任意のタイミング信号を発生するタイミング発生回路
（12）と、該シリアル信号送出部（11）からの該１フレーム送信終
了信号と該タイミング発生回路（12）からの該タイミン
グ信号が入力され、該タイミング信号に基づき連続して
入力する２つの該１フレーム送信終了信号間で制御パル
スを発生する制御回路（13）と、該シリアル信号送出部（11）から連続して送出されてい
る該シリアル信号のうち該制御パルスの入力期間に入力
するシリアル信号のみ通過送信するゲート回路（14）
と、を有することを特徴とするシリアル信号送信回路。