JPH0145774B2 - - Google Patents
Info
- Publication number
- JPH0145774B2 JPH0145774B2 JP57013484A JP1348482A JPH0145774B2 JP H0145774 B2 JPH0145774 B2 JP H0145774B2 JP 57013484 A JP57013484 A JP 57013484A JP 1348482 A JP1348482 A JP 1348482A JP H0145774 B2 JPH0145774 B2 JP H0145774B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- synchronization pattern
- circuit
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は同期パターン発生回路に関する。
デイジタル信号を時分割多重化して伝送する方
式において、多重変換系の送受信部間でフレーム
同期をとるために、伝送クロツク信号に同期した
所定のビツト数のパターンをもつ同期パターンを
発生する回路が送信部に具備されている。
式において、多重変換系の送受信部間でフレーム
同期をとるために、伝送クロツク信号に同期した
所定のビツト数のパターンをもつ同期パターンを
発生する回路が送信部に具備されている。
第１図は従来の同期パターン発生回路を示すブ
ロツク図である。同図には、12ビツトの同期パタ
ーンを発生する場合を例示する。カウンタ１は３
段のジヨンソンカウンタであり、６進の計数を行
なう。またカウンタ２は１段のカウンタで２進の
計数を行なう。カウンタ１は所定の周期をもつた
入力パルス信号を計数して、各段の出力端Ｑ１〜
Ｑ３から送出される信号をデコーダ３および４へ
それぞれの選択入力として印加するとともに、初
段の出力端Ｑ１から送出される信号をカウンタ２
に印加する。カウンタ２の出力端Ｑ４から送出さ
れる信号は、デコーダ３へデータ入力として送ら
れるとともに、否定ゲート５を通してデコーダ４
へデータ入力として送られる。カウンタ１が入力
パルス信号の計数を開始したときから12ビツトの
間において、デコーダ３および４の選択入力は同
じパターンを２回繰返し、またデコーダ３（ある
いは４）のデータ入力は前半の（あるいは後半
の）６ビツトで高レベル(H)となりかつ後半の（あ
るいは前半の）６ビツトで低レベル(L)となる。デ
コーダ３および４はそれぞれ６本の出力端を有
し、選択入力に応じて１本の出力端にデータ入力
の信号を送る。すなわちカウンタ１が入力パルス
信号の計数を開始したときから６ビツトの間にお
いて、デコーダ３（あるいは４）の６本の出力端
には、まず第１ビツト目で最上端の出力端にデー
タ入力の信号が送られ、そのあと順次に１ビツト
進むごとに１つ下の出力端にデータ入力の信号が
送られて、第６ビツト目で最下端の出力端にデー
タ入力の信号が送られる。従つて、カウンタ１が
入力パルス信号の計数を開始したときから12ビツ
トの間において、前半の６ビツトでは順次にデコ
ーダ３の６本の出力端のうちの１本にＨとなる信
号が送られ、後半の６ビツトでは順次にデコーダ
４の出力端のうちの１本にＨとなる信号が送られ
る。論理和ゲート６には、デコーダ３および４の
それぞれ６本の出力端のうちで、同期パターン信
号の高レベルのビツトに対応する出力端が接続さ
れている。従つて論理和ゲート６は（Ｈ、Ｌ、
Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ）のパ
ターンをもつ12ビツトの同期パターン信号を繰返
して送出する。このパターンと異なる同期パター
ン信号を発生させるには、デコーダ３および４の
出力端と論理和ゲート６との接続をパターンに応
じて変えればよい。
ロツク図である。同図には、12ビツトの同期パタ
ーンを発生する場合を例示する。カウンタ１は３
段のジヨンソンカウンタであり、６進の計数を行
なう。またカウンタ２は１段のカウンタで２進の
計数を行なう。カウンタ１は所定の周期をもつた
入力パルス信号を計数して、各段の出力端Ｑ１〜
Ｑ３から送出される信号をデコーダ３および４へ
それぞれの選択入力として印加するとともに、初
段の出力端Ｑ１から送出される信号をカウンタ２
に印加する。カウンタ２の出力端Ｑ４から送出さ
れる信号は、デコーダ３へデータ入力として送ら
れるとともに、否定ゲート５を通してデコーダ４
へデータ入力として送られる。カウンタ１が入力
パルス信号の計数を開始したときから12ビツトの
間において、デコーダ３および４の選択入力は同
じパターンを２回繰返し、またデコーダ３（ある
いは４）のデータ入力は前半の（あるいは後半
の）６ビツトで高レベル(H)となりかつ後半の（あ
るいは前半の）６ビツトで低レベル(L)となる。デ
コーダ３および４はそれぞれ６本の出力端を有
し、選択入力に応じて１本の出力端にデータ入力
の信号を送る。すなわちカウンタ１が入力パルス
信号の計数を開始したときから６ビツトの間にお
いて、デコーダ３（あるいは４）の６本の出力端
には、まず第１ビツト目で最上端の出力端にデー
タ入力の信号が送られ、そのあと順次に１ビツト
進むごとに１つ下の出力端にデータ入力の信号が
送られて、第６ビツト目で最下端の出力端にデー
タ入力の信号が送られる。従つて、カウンタ１が
入力パルス信号の計数を開始したときから12ビツ
トの間において、前半の６ビツトでは順次にデコ
ーダ３の６本の出力端のうちの１本にＨとなる信
号が送られ、後半の６ビツトでは順次にデコーダ
４の出力端のうちの１本にＨとなる信号が送られ
る。論理和ゲート６には、デコーダ３および４の
それぞれ６本の出力端のうちで、同期パターン信
号の高レベルのビツトに対応する出力端が接続さ
れている。従つて論理和ゲート６は（Ｈ、Ｌ、
Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ）のパ
ターンをもつ12ビツトの同期パターン信号を繰返
して送出する。このパターンと異なる同期パター
ン信号を発生させるには、デコーダ３および４の
出力端と論理和ゲート６との接続をパターンに応
じて変えればよい。
従来の同期パターン発生回路は、以上に説明し
たように、デコーダを備えた論理回路にカウンタ
の各段の送出信号を通して所定のパターンをもつ
同期パターン信号を発生させる。この場合に、同
期パターン信号のパターンは特に限定されること
なく定めることができるが、パターンのビツト長
が増えるとデコーダに含まれる論理ゲートの個数
が増え、これに伴つて回路接続のための配線の本
数も増えるため、回路の寸法が大きくなりかつ消
費電力が増大するという欠点がある。
たように、デコーダを備えた論理回路にカウンタ
の各段の送出信号を通して所定のパターンをもつ
同期パターン信号を発生させる。この場合に、同
期パターン信号のパターンは特に限定されること
なく定めることができるが、パターンのビツト長
が増えるとデコーダに含まれる論理ゲートの個数
が増え、これに伴つて回路接続のための配線の本
数も増えるため、回路の寸法が大きくなりかつ消
費電力が増大するという欠点がある。
本発明の目的は、上記の欠点を除去し限定され
た範囲のパターンをもつ同期パターン信号を従来
の少ない個数の論理ゲートを用い発生できる同期
パターン発生回路を提供することにある。
た範囲のパターンをもつ同期パターン信号を従来
の少ない個数の論理ゲートを用い発生できる同期
パターン発生回路を提供することにある。
本発明の回路は、所定の周期をもつパルス信号
を計数して第１の信号群を送出する第１の計数回
路と、前記第１の信号群のうちの１つの信号のパ
ルスを計数して第２の信号を送出する第２の計数
回路と、前記第１の信号群のうちの他の１つの信
号と前記第２の信号との排他的論理和である第３
の信号を発生する論理回路とを備えている。
を計数して第１の信号群を送出する第１の計数回
路と、前記第１の信号群のうちの１つの信号のパ
ルスを計数して第２の信号を送出する第２の計数
回路と、前記第１の信号群のうちの他の１つの信
号と前記第２の信号との排他的論理和である第３
の信号を発生する論理回路とを備えている。
次に図面を参照して本発明を詳細に説明する。
第２図ａおよびｂは、それぞれ本発明の一実施
例を示すブロツク図および波形図であり、第１図
と同様に12ビツトの同期パターンを発生する場合
を示す。カウンタ１は３段６進のジヨンソンカウ
ンタであり、カウンタ２は１段２進のカウンタで
ある。カウンタ１は、時刻Ａから入力パルス信号
の計数を開始して、初段の出力端Ｑ１から送出さ
れる信号ａをカウンタ２へ送り、２段目の出力端
Ｑ２から送出される信号ｂを排他的論理和（EX
−OR）ゲート７の一方の入力端へ送る。カウン
タ２は信号ａのパルスを計数して、出力端Ｑ４か
ら送出される信号ｃをEX−ORゲート７の他方
の入力端へ送る。信号ａ（あるいはｂ）では、時
刻Ａから時刻Ｂまでの６ビツトの間および時刻Ｂ
から時刻Ｃまでの６ビツト間において、それぞれ
同じパターンが現われる。一方信号ｃでは、時刻
Ａから時刻Ｂまでの６ビツトの間と時刻Ｂから時
刻Ｃまでの６ビツトの間とでたがいに反転したパ
ターンが現われる。従つて信号ｂおよびｃをEX
−ORゲート７に通して得られる同期パターン信
号は、時刻Ａから時刻Ｃまでの12ビツトのうち前
半（時刻Ａから時刻Ｂまでの間）の６ビツトと後
半（時刻Ｂから時刻Ｃまでの間）の６ビツトとた
がいに反転したパターンをもつ。第２図ａに例示
した回路は、同図ｂに示すごとく（Ｈ、Ｌ、Ｌ、
Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ）の12ビツ
トのパターンをもつ同期パターン信号を繰返して
送出する。
例を示すブロツク図および波形図であり、第１図
と同様に12ビツトの同期パターンを発生する場合
を示す。カウンタ１は３段６進のジヨンソンカウ
ンタであり、カウンタ２は１段２進のカウンタで
ある。カウンタ１は、時刻Ａから入力パルス信号
の計数を開始して、初段の出力端Ｑ１から送出さ
れる信号ａをカウンタ２へ送り、２段目の出力端
Ｑ２から送出される信号ｂを排他的論理和（EX
−OR）ゲート７の一方の入力端へ送る。カウン
タ２は信号ａのパルスを計数して、出力端Ｑ４か
ら送出される信号ｃをEX−ORゲート７の他方
の入力端へ送る。信号ａ（あるいはｂ）では、時
刻Ａから時刻Ｂまでの６ビツトの間および時刻Ｂ
から時刻Ｃまでの６ビツト間において、それぞれ
同じパターンが現われる。一方信号ｃでは、時刻
Ａから時刻Ｂまでの６ビツトの間と時刻Ｂから時
刻Ｃまでの６ビツトの間とでたがいに反転したパ
ターンが現われる。従つて信号ｂおよびｃをEX
−ORゲート７に通して得られる同期パターン信
号は、時刻Ａから時刻Ｃまでの12ビツトのうち前
半（時刻Ａから時刻Ｂまでの間）の６ビツトと後
半（時刻Ｂから時刻Ｃまでの間）の６ビツトとた
がいに反転したパターンをもつ。第２図ａに例示
した回路は、同図ｂに示すごとく（Ｈ、Ｌ、Ｌ、
Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ）の12ビツ
トのパターンをもつ同期パターン信号を繰返して
送出する。
第２図ａは本発明の一実施例を示すものであ
り、カウンタ１の形式および段数、ならびにカウ
ンタ２およびEX−ORゲート７にそれぞれ接続
されるカウンタ１の出力端はこれに限定されるも
のではない。すなわち同期パターン信号のビツト
長によりカウンタ１の段数を決めてて、カウンタ
１の形式およびその出力端からのカウンタ２と
EX−ORゲート７とへのそれぞれの接続ごとに
発生パターンを列挙したリストを作成しておき、
同期パターンに対する要求条件に適合するものを
そのリストの中から選定すれば、回路の構成が決
まる。
り、カウンタ１の形式および段数、ならびにカウ
ンタ２およびEX−ORゲート７にそれぞれ接続
されるカウンタ１の出力端はこれに限定されるも
のではない。すなわち同期パターン信号のビツト
長によりカウンタ１の段数を決めてて、カウンタ
１の形式およびその出力端からのカウンタ２と
EX−ORゲート７とへのそれぞれの接続ごとに
発生パターンを列挙したリストを作成しておき、
同期パターンに対する要求条件に適合するものを
そのリストの中から選定すれば、回路の構成が決
まる。
以上に説明したごとく本発明には、限定された
範囲のパターンをもつ同期パターン信号を従来よ
り少ない個数の論理ゲートを用い発生できる同期
パターン発生回路を実現できるという効果があ
る。
範囲のパターンをもつ同期パターン信号を従来よ
り少ない個数の論理ゲートを用い発生できる同期
パターン発生回路を実現できるという効果があ
る。
第１図は従来の同期パターン発生回路を示すブ
ロツク図、第２図ａおよびｂはそれぞれ本発明の
一実施例を示すブロツク図および波形図である。 １，２……カウンタ、３，４……デコーダ、５
……否定ゲート、６……論理和ゲート、７……排
他的論理和（EX−OR）ゲート。
ロツク図、第２図ａおよびｂはそれぞれ本発明の
一実施例を示すブロツク図および波形図である。 １，２……カウンタ、３，４……デコーダ、５
……否定ゲート、６……論理和ゲート、７……排
他的論理和（EX−OR）ゲート。
Claims (1)
- １ 所定の周期をもつパルス信号を計数して第１
の信号群を送出する第１の計数回路と、前記第１
の信号群のうちの１つの信号のパルスを計数して
第２の信号を送出する第２の計数回路と、前記第
１の信号群のうちの他の１つの信号と前記第２の
信号との排他的論理和である第３の信号を発生す
る論理回路とを備えたことを特徴とする同期パタ
ーン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013484A JPS58131816A (ja) | 1982-01-29 | 1982-01-29 | 同期パタ−ン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013484A JPS58131816A (ja) | 1982-01-29 | 1982-01-29 | 同期パタ−ン発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58131816A JPS58131816A (ja) | 1983-08-05 |
| JPH0145774B2 true JPH0145774B2 (ja) | 1989-10-04 |
Family
ID=11834386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013484A Granted JPS58131816A (ja) | 1982-01-29 | 1982-01-29 | 同期パタ−ン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58131816A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005018735A2 (en) * | 2003-08-12 | 2005-03-03 | Loma Linda University Medical Center | Modular patient support system |
-
1982
- 1982-01-29 JP JP57013484A patent/JPS58131816A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58131816A (ja) | 1983-08-05 |
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