JPH04137935A - クロック生成装置とデータ送受信装置及びその方法 - Google Patents
クロック生成装置とデータ送受信装置及びその方法Info
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- JPH04137935A JPH04137935A JP2259998A JP25999890A JPH04137935A JP H04137935 A JPH04137935 A JP H04137935A JP 2259998 A JP2259998 A JP 2259998A JP 25999890 A JP25999890 A JP 25999890A JP H04137935 A JPH04137935 A JP H04137935A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 31
- 230000001360 synchronised effect Effects 0.000 claims description 20
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- 230000003111 delayed effect Effects 0.000 description 4
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- 238000005516 engineering process Methods 0.000 description 2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H04L7/04—Speed or phase control by synchronisation signals
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック生成装置とデータ送受信装置及びその
方法に係り、特に、基本クロック信号に従ってノンオー
バラップ２相クロツク信号を生成し、この２相クロック
信号に基づいてデータの送受信を行なうに好適なクロッ
ク生成装置とデータ送受信装置及びその方法に関する。
方法に係り、特に、基本クロック信号に従ってノンオー
バラップ２相クロツク信号を生成し、この２相クロック
信号に基づいてデータの送受信を行なうに好適なクロッ
ク生成装置とデータ送受信装置及びその方法に関する。
従来、ローカルエリアネットワークシステムに用いられ
るデータ送受信装置においては、シリアルデータの送受
信を行なうに際して、九本タロツク信号からノンオーバ
ラップ２相クロツク信号を生成し、このクロック信号か
らマスタクロツタ信号とスレーブクロック信号を生成し
、更にシリアルデータとして入力されたシリアルデータ
の他に、入力されたシリアルデータより０．５ビット位
相の遅れたシリアルデータを生成し、各シリアルデータ
をマスタクロック信号とスレーブクロック信号に従って
伝送し、シリアルデータのビット境界にずれが生じた場
合には、マスタクロック信号及びスレーブクロック信号
に合わせてシリアルデータの位相を補正することで、デ
ータ誤りの発生を防ぐようにした方法が採用されている
。すなわち、基本のシリアルデータをマスタクロック信
号に従って伝送しているときに、ビット境界にずれが生
したときには、基本のシリアルデータより０．５ビット
位相の遅れたシリアルデータをスレーブクロック信号に
従って伝送し、データ伝送に誤りが生じるのを防止する
ようになっている。
るデータ送受信装置においては、シリアルデータの送受
信を行なうに際して、九本タロツク信号からノンオーバ
ラップ２相クロツク信号を生成し、このクロック信号か
らマスタクロツタ信号とスレーブクロック信号を生成し
、更にシリアルデータとして入力されたシリアルデータ
の他に、入力されたシリアルデータより０．５ビット位
相の遅れたシリアルデータを生成し、各シリアルデータ
をマスタクロック信号とスレーブクロック信号に従って
伝送し、シリアルデータのビット境界にずれが生じた場
合には、マスタクロック信号及びスレーブクロック信号
に合わせてシリアルデータの位相を補正することで、デ
ータ誤りの発生を防ぐようにした方法が採用されている
。すなわち、基本のシリアルデータをマスタクロック信
号に従って伝送しているときに、ビット境界にずれが生
したときには、基本のシリアルデータより０．５ビット
位相の遅れたシリアルデータをスレーブクロック信号に
従って伝送し、データ伝送に誤りが生じるのを防止する
ようになっている。
上記従来技術では、マスタクロック信号とスレーブクロ
ック信号に合わせてシリアルデータを選択して伝送する
ようにしているため、伝送データとして１本来のシリア
ルデータに対して０．５ビット位相の遅れたシリアルデ
ータを選択したときには、データ伝送に高スルプツトが
要求されるシステムにおいては特に問題となる。
ック信号に合わせてシリアルデータを選択して伝送する
ようにしているため、伝送データとして１本来のシリア
ルデータに対して０．５ビット位相の遅れたシリアルデ
ータを選択したときには、データ伝送に高スルプツトが
要求されるシステムにおいては特に問題となる。
本発明の目的は、伝送データのビット境界にずれが生じ
た場合でも、データを遅延させることなく伝送すること
ができるクロック生成装置とデータ送受信装置とデータ
送受信方法及びローカルエリアネットワーク通信送受信
装置を提供することにある。
た場合でも、データを遅延させることなく伝送すること
ができるクロック生成装置とデータ送受信装置とデータ
送受信方法及びローカルエリアネットワーク通信送受信
装置を提供することにある。
上記目的を達成するために、本発明は、第１の装置とし
て、入力信号と基本クロック信号に従って位相の相異な
る２相クロック信号を発生する２相クロック信号発生手
段と、２相クロック信号の一方の信号と基本クロック信
号との論理積を条件にマスタクロック信号を出力するマ
スタクロック信号発生手段と、２相クロック信号の他方
の信号と基本クロック信号との論理積を条件にスレーブ
クロック信号を出力するスレーブクロック信号発生手段
と、データ伝送路から入力されたシリアルデータの特定
のビットパターンを検出したときに同期初期化信号を出
力する同期初期化信号発生手段と、同期初期化信号と２
相クロック信号のいずれか一方の信号との論理和を条件
とする信号を２相クロック信号発生手段の入力信号とし
て出力する論理手段と、マスタクロック信号またはスレ
ーブクロック信号に従ってシリアルデータを入力するデ
ータ入力手段と、データ入力手段により入力されたシリ
アルデータにプロトコル処理を施してマスタクロック信
号またはスレーブクロック信号に従って順次シリアルデ
ータをデータ伝送路へ出力するデータ出力手段とを有す
るデータ送受信装置を構成したものである。
て、入力信号と基本クロック信号に従って位相の相異な
る２相クロック信号を発生する２相クロック信号発生手
段と、２相クロック信号の一方の信号と基本クロック信
号との論理積を条件にマスタクロック信号を出力するマ
スタクロック信号発生手段と、２相クロック信号の他方
の信号と基本クロック信号との論理積を条件にスレーブ
クロック信号を出力するスレーブクロック信号発生手段
と、データ伝送路から入力されたシリアルデータの特定
のビットパターンを検出したときに同期初期化信号を出
力する同期初期化信号発生手段と、同期初期化信号と２
相クロック信号のいずれか一方の信号との論理和を条件
とする信号を２相クロック信号発生手段の入力信号とし
て出力する論理手段と、マスタクロック信号またはスレ
ーブクロック信号に従ってシリアルデータを入力するデ
ータ入力手段と、データ入力手段により入力されたシリ
アルデータにプロトコル処理を施してマスタクロック信
号またはスレーブクロック信号に従って順次シリアルデ
ータをデータ伝送路へ出力するデータ出力手段とを有す
るデータ送受信装置を構成したものである。
第２の装置として、入力信号と基本クロック信号に従っ
て位相の相異なる２相クロック信号を発生する２相クロ
ック信号発生手段と、２相クロック信号の一方の信号と
基本クロック信号との論理積を条件にマスタクロック信
号を出力するマスタクロック信号発生手段と、２相クロ
ック信号の他方の信号と基本クロック信号との論理積を
条件にスレーブクロック信号を出力するスレーブクロッ
ク信号発生手段と、データ伝送路から入力されたシリア
ルデータの特定のビットパターンを検出したときに同期
反転信号を出力する同期反転信号発生手段と、同期反転
信号と２相クロック信号のいずれか一方の信号との排他
的論理和を条件とする信号を２相クロック信号発生手段
の入力信号として出力する論理手段と、マスタクロック
信号またはスレーブクロック信号に従ってシリアルデー
タを入力するデータ入力手段と、データ入力手段により
入力されたシリアルデータにプロトコル処理を施してマ
スタクロック信号またはスレーブクロック信号に従って
順次シリアルデータをデータ伝送路へ出力するデータ出
力手段とを有するデータ送受信装置を構成したものであ
る。
て位相の相異なる２相クロック信号を発生する２相クロ
ック信号発生手段と、２相クロック信号の一方の信号と
基本クロック信号との論理積を条件にマスタクロック信
号を出力するマスタクロック信号発生手段と、２相クロ
ック信号の他方の信号と基本クロック信号との論理積を
条件にスレーブクロック信号を出力するスレーブクロッ
ク信号発生手段と、データ伝送路から入力されたシリア
ルデータの特定のビットパターンを検出したときに同期
反転信号を出力する同期反転信号発生手段と、同期反転
信号と２相クロック信号のいずれか一方の信号との排他
的論理和を条件とする信号を２相クロック信号発生手段
の入力信号として出力する論理手段と、マスタクロック
信号またはスレーブクロック信号に従ってシリアルデー
タを入力するデータ入力手段と、データ入力手段により
入力されたシリアルデータにプロトコル処理を施してマ
スタクロック信号またはスレーブクロック信号に従って
順次シリアルデータをデータ伝送路へ出力するデータ出
力手段とを有するデータ送受信装置を構成したものであ
る。
第１または第２の装置を用いた第３の装置として、ロー
カルエリアネットワーク通信装置を構成したものである
。
カルエリアネットワーク通信装置を構成したものである
。
第４の装置として、入力信号と基本クロック信号に従っ
て位相の相異なる２相クロック信号を発生する２相クロ
ック信号発生手段と、２相クロック信号の一方の信号と
基本クロック信号との論理積を条件にマスタクロック信
号を出力するマスタクロック信号発生手段と、２相クロ
ック信号の他方の信号と基本クロック信号との論理積を
条件にスレーブクロック信号を出力するスレーブクロッ
ク信号発生手段と、データ伝送路から入力されたシリア
ルデータの特定のビットパターンを検出したときに同期
初期化信号を出力する同期初期化信号発生手段と、同期
初期化信号と２相クロック信号のいずれか一方の信号と
の論理和を条件とする信号を２相クロック信号発生手段
の入力信号として出力する論理手段とを有するクロック
生成装置を構成したものである。
て位相の相異なる２相クロック信号を発生する２相クロ
ック信号発生手段と、２相クロック信号の一方の信号と
基本クロック信号との論理積を条件にマスタクロック信
号を出力するマスタクロック信号発生手段と、２相クロ
ック信号の他方の信号と基本クロック信号との論理積を
条件にスレーブクロック信号を出力するスレーブクロッ
ク信号発生手段と、データ伝送路から入力されたシリア
ルデータの特定のビットパターンを検出したときに同期
初期化信号を出力する同期初期化信号発生手段と、同期
初期化信号と２相クロック信号のいずれか一方の信号と
の論理和を条件とする信号を２相クロック信号発生手段
の入力信号として出力する論理手段とを有するクロック
生成装置を構成したものである。
第５の装置として、入力信号と基本クロック信号に従っ
て位相の相異なる２相クロック信号を発生する２相クロ
ック信号発生手段と、２相クロック信号の一方の信号と
基本クロック信号との論理積を条件にマスタクロック信
号を出力するマスタクロック信号発生手段と、２相クロ
ック信号の他方の信号と基本クロック信号との論理積を
条件にスレーブクロック信号を出力するスレーブクロッ
ク信号発生手段と、データ伝送路から入力されたシリア
ルデータの特定のビットパターンを検出したときに同期
反転信号を出力する同期反転信号発生手段と、同期反転
信号と２相クロック信号のいずれか一方の信号との排他
的論理和を条件とする信号を２相クロック信号発生手段
の入力信号として出力する論理手段とを有するクロック
生成装置を構成したものである。
て位相の相異なる２相クロック信号を発生する２相クロ
ック信号発生手段と、２相クロック信号の一方の信号と
基本クロック信号との論理積を条件にマスタクロック信
号を出力するマスタクロック信号発生手段と、２相クロ
ック信号の他方の信号と基本クロック信号との論理積を
条件にスレーブクロック信号を出力するスレーブクロッ
ク信号発生手段と、データ伝送路から入力されたシリア
ルデータの特定のビットパターンを検出したときに同期
反転信号を出力する同期反転信号発生手段と、同期反転
信号と２相クロック信号のいずれか一方の信号との排他
的論理和を条件とする信号を２相クロック信号発生手段
の入力信号として出力する論理手段とを有するクロック
生成装置を構成したものである。
第１の方法として、基本クロック信号に従って位相の相
異なる２相クロック信号を生成し、２相クロック信号の
一方の信号と基本クロック信号との論理積を条件にマス
タクロック信号を生成し、２相クロック信号の他方の信
号と基本クロック信号との論理積を条件にスレーブクロ
ック信号を生成し、マスタクロック信号またはスレーブ
クロック信号に従ってシリアルデータを入力し、入力し
たシリアルデータにプロトコル処理を施した後このデー
タをマスタクロック信号またはスレーブクロック信号に
従って出力するに際して、シリアルデータのビット境界
にずれが生じたときには、マスタクロック信号とスレー
ブクロック信号の位相の変換を行ない、位相の変換が行
なわれたマスタクロック信号とスレーブクロック信号の
うち指定のクロック信号に従ってシリアルデータの送受
信を実行するデータ送受信方法を採用したものである。
異なる２相クロック信号を生成し、２相クロック信号の
一方の信号と基本クロック信号との論理積を条件にマス
タクロック信号を生成し、２相クロック信号の他方の信
号と基本クロック信号との論理積を条件にスレーブクロ
ック信号を生成し、マスタクロック信号またはスレーブ
クロック信号に従ってシリアルデータを入力し、入力し
たシリアルデータにプロトコル処理を施した後このデー
タをマスタクロック信号またはスレーブクロック信号に
従って出力するに際して、シリアルデータのビット境界
にずれが生じたときには、マスタクロック信号とスレー
ブクロック信号の位相の変換を行ない、位相の変換が行
なわれたマスタクロック信号とスレーブクロック信号の
うち指定のクロック信号に従ってシリアルデータの送受
信を実行するデータ送受信方法を採用したものである。
シリアルデータをマスタクロック信号またはスレーブク
ロック信号に従って伝送するに際して、シリアルデータ
のビット境界にずれが生じたときには、マスタクロック
信号とスレーブクロック信号の位相の変換を行ない１位
相の変換が行なわれたマスタクロック信号とスレーブク
ロック信号のうち指定のクロック信号に従ってシリアル
データの伝送を行うようにしたため、シリアルデータを
遅延させることなく伝送することができ、データ伝送に
おけるスリープツトの低下を防止することができる。
ロック信号に従って伝送するに際して、シリアルデータ
のビット境界にずれが生じたときには、マスタクロック
信号とスレーブクロック信号の位相の変換を行ない１位
相の変換が行なわれたマスタクロック信号とスレーブク
ロック信号のうち指定のクロック信号に従ってシリアル
データの伝送を行うようにしたため、シリアルデータを
遅延させることなく伝送することができ、データ伝送に
おけるスリープツトの低下を防止することができる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図において、クロック生成装置は分局フリップフロ
ップ１，２．インバータ３、ＡＮＤゲート４，５．ＯＲ
ゲート６を備えて構成されており、ＯＲゲート６の一方
の入力端子に、周期初期化信号を発生する周期初期化発
生信号発生装置からの周期初期化信号が入力され、フリ
ップフロップ１゜２、ＡＮＤゲート４，５に基本クロッ
ク信号が入力されている。
ップ１，２．インバータ３、ＡＮＤゲート４，５．ＯＲ
ゲート６を備えて構成されており、ＯＲゲート６の一方
の入力端子に、周期初期化信号を発生する周期初期化発
生信号発生装置からの周期初期化信号が入力され、フリ
ップフロップ１゜２、ＡＮＤゲート４，５に基本クロッ
ク信号が入力されている。
フリップフロップ１，２はエツジトリガタイプＤ−フリ
ップフロップで構成されており、フリップフロップ１の
クロック端子に、第２図に示されるような基本クロック
信号が入力されると、フリップフロップ１ので端子から
は、第２図の（Ｄ）に示されるような信号が出方される
。またフリップフロップ２のクロック端子にインバータ
３を介して基本クロック信号が入力されると、フリップ
フロップ２のＱ端子からは、第２図の（Ｅ）に示される
ような信号が出力され、（端子がらは反転した信号が出
力される。すなわちフリップフロップ１，２、インバー
タ３は２相クロック信号発生手段として構成されている
。そしてフリップフロップ２のＱ端子の出力はＯＲゲー
ト６の他方の入刃端子にフィードバックされていると共
にＡＮＤゲート５に入力され、Ｑ端子の出力がＡＮＤゲ
ート４に入力されている。フリップフロップ２の出力信
号が各ＡＮＤゲート４，５に入力されると、各ＡＮＤゲ
ート４，５からは、第２図の（Ｇ）。
ップフロップで構成されており、フリップフロップ１の
クロック端子に、第２図に示されるような基本クロック
信号が入力されると、フリップフロップ１ので端子から
は、第２図の（Ｄ）に示されるような信号が出方される
。またフリップフロップ２のクロック端子にインバータ
３を介して基本クロック信号が入力されると、フリップ
フロップ２のＱ端子からは、第２図の（Ｅ）に示される
ような信号が出力され、（端子がらは反転した信号が出
力される。すなわちフリップフロップ１，２、インバー
タ３は２相クロック信号発生手段として構成されている
。そしてフリップフロップ２のＱ端子の出力はＯＲゲー
ト６の他方の入刃端子にフィードバックされていると共
にＡＮＤゲート５に入力され、Ｑ端子の出力がＡＮＤゲ
ート４に入力されている。フリップフロップ２の出力信
号が各ＡＮＤゲート４，５に入力されると、各ＡＮＤゲ
ート４，５からは、第２図の（Ｇ）。
（Ｈ）に示されるように、基本クロック信号に従って位
相の相異なるクロック信号として、ＡＮＤゲート４から
はマスタクロック信号が出力され、ＡＮＤゲート５から
はスレーブクロック信号が出力される。すなわち、ＡＮ
Ｄゲートはマスタクロック信号発生手段として構成され
、ＡＮＤゲート５はスレーブクロック信号発生手段とし
て構成されている。そしてデータ伝送路にシリアルデー
タが入力されたときには、データ入力手段とデータ出力
手段により入力されたシリアルデータは、マスタクロッ
ク信号またはスレーブクロック信号に従って入力される
。そして入力された出力にプロトコル処理が施され、プ
ロトコル処理が施されたシリアルデータはデータシリア
ルデータ手段により、スレーブクロック信号またはマス
タクロック信号に従って伝送れることになる。
相の相異なるクロック信号として、ＡＮＤゲート４から
はマスタクロック信号が出力され、ＡＮＤゲート５から
はスレーブクロック信号が出力される。すなわち、ＡＮ
Ｄゲートはマスタクロック信号発生手段として構成され
、ＡＮＤゲート５はスレーブクロック信号発生手段とし
て構成されている。そしてデータ伝送路にシリアルデー
タが入力されたときには、データ入力手段とデータ出力
手段により入力されたシリアルデータは、マスタクロッ
ク信号またはスレーブクロック信号に従って入力される
。そして入力された出力にプロトコル処理が施され、プ
ロトコル処理が施されたシリアルデータはデータシリア
ルデータ手段により、スレーブクロック信号またはマス
タクロック信号に従って伝送れることになる。
一方、ＯＲゲート６にはフリップフロップ２の出力信号
と周期初期化信号が入力されるようになっており、通常
ＯＲゲート６からは１．第２図の（Ｆ）に示されるよう
に、フリップフロップ２のＱ端子の出力信号と同じ信号
が出力されるようになっている。更に周期初期化信号が
入力されたときに、出力のビット境界にずれが生じない
ときには周期の初期化が行われるが、ＯＲゲート６から
はフリップフロップ２のＱ端子と同じ信号が順次出力さ
れることになる。
と周期初期化信号が入力されるようになっており、通常
ＯＲゲート６からは１．第２図の（Ｆ）に示されるよう
に、フリップフロップ２のＱ端子の出力信号と同じ信号
が出力されるようになっている。更に周期初期化信号が
入力されたときに、出力のビット境界にずれが生じない
ときには周期の初期化が行われるが、ＯＲゲート６から
はフリップフロップ２のＱ端子と同じ信号が順次出力さ
れることになる。
一方、第３図に示されるように、周期初期化信号が入力
されたときに、シリアルデータのビット境界にずれが生
じたとき、第３図の（Ａ）に示されるように、ＯＲゲー
ト６の出力レベルが０．５ビツトの間ハイレベルの状態
が維持され、フリップフロップ１の出力も０．５ビツト
の期間ハイレベルからローレベルに反転せず、ハイレベ
ルの状態が継続される。これによりブリップフロップ２
のＱ端子のハイレベルとローレベルの周期が逆転される
。このことを受けて、ＡＮＤゲート４，５の出力信号で
あるマスタクロック信号とスレーブクロック信号との間
には１周期初期化信号が入力されてから基本クロック信
号が入力される僅か１周期間後に周期の初期化が行われ
る。すなわち。
されたときに、シリアルデータのビット境界にずれが生
じたとき、第３図の（Ａ）に示されるように、ＯＲゲー
ト６の出力レベルが０．５ビツトの間ハイレベルの状態
が維持され、フリップフロップ１の出力も０．５ビツト
の期間ハイレベルからローレベルに反転せず、ハイレベ
ルの状態が継続される。これによりブリップフロップ２
のＱ端子のハイレベルとローレベルの周期が逆転される
。このことを受けて、ＡＮＤゲート４，５の出力信号で
あるマスタクロック信号とスレーブクロック信号との間
には１周期初期化信号が入力されてから基本クロック信
号が入力される僅か１周期間後に周期の初期化が行われ
る。すなわち。
マスタクロック信号とスレーブクロック信号との間での
位相の交換が行われる。そして位相の交換が行われたマ
スタクロック信号またはスレーブクロック信号に従って
シリアルデータの伝送が行われることになる。このため
シリアルデータのビット境界にずれが生じても、マスタ
クロック信号とスレーブクロック信号の位相の交換を行
うだけで、シリアルデータを伝送することができるため
、シリアルデータに誤りが生じることなくかつシリアル
データを遅延させることなく伝送することができる。
位相の交換が行われる。そして位相の交換が行われたマ
スタクロック信号またはスレーブクロック信号に従って
シリアルデータの伝送が行われることになる。このため
シリアルデータのビット境界にずれが生じても、マスタ
クロック信号とスレーブクロック信号の位相の交換を行
うだけで、シリアルデータを伝送することができるため
、シリアルデータに誤りが生じることなくかつシリアル
データを遅延させることなく伝送することができる。
次に、第４図に示されるように、第１図のＯＲゲート６
の代りに、論理手段としてＥｘ−ＯＲゲート７を設け、
このゲート７の一方の入力端子に、データ伝送路から入
力されたシリアルデータの特定のビットパターンを検出
したときに、周期反転信号を発生する周期反転信号発生
手段からの周期反転信号を入力するようにしても、前記
実施例と同様に、マスタクロック信号またはスレーブク
ロック信号に従ってシリアルデータの伝送を行うことが
できる。
の代りに、論理手段としてＥｘ−ＯＲゲート７を設け、
このゲート７の一方の入力端子に、データ伝送路から入
力されたシリアルデータの特定のビットパターンを検出
したときに、周期反転信号を発生する周期反転信号発生
手段からの周期反転信号を入力するようにしても、前記
実施例と同様に、マスタクロック信号またはスレーブク
ロック信号に従ってシリアルデータの伝送を行うことが
できる。
本実施例においては、第５図に示されるように、基本ク
ロック信号に従って各ＡＮＤゲート４，５から位相の相
異なるマスタクロック信号とスレーブクロック信号が出
力され、周期反転信号が入力されるとゲート７の出力レ
ベルが０．５ビツトの期間ハイレベルの状態が長くなり
、フリップフロップ１の出力レベルも０．５ビツトの期
間ハイレベルの状態が長くなる。これによりフリップフ
ロップ２のＱ端子は０．５ビツトの期間ローレベルに維
持され、マスタクロック信号とスレーブクロック信号と
の間で位相の交換が行われる。すなわち周期反転信号に
よりマスタクロック信号とスレーブクロック信号との周
期の反転が行われる。この場合、フリップフロップ２の
Ｑ端子の論理値に関係なく、周期反転信号が入力される
と必ずマスタクロック信号とスレーブクロック信号の周
期が反転される。そして周期の反転されたマスタクロツ
タ信号またはスレーブクロック信号に従ってシリアルデ
ータの伝送を行えば、シリアルデータのビットの境界に
ずれが生じた場合でも、シリアルデータを遅延させるこ
となく伝送することができる。
ロック信号に従って各ＡＮＤゲート４，５から位相の相
異なるマスタクロック信号とスレーブクロック信号が出
力され、周期反転信号が入力されるとゲート７の出力レ
ベルが０．５ビツトの期間ハイレベルの状態が長くなり
、フリップフロップ１の出力レベルも０．５ビツトの期
間ハイレベルの状態が長くなる。これによりフリップフ
ロップ２のＱ端子は０．５ビツトの期間ローレベルに維
持され、マスタクロック信号とスレーブクロック信号と
の間で位相の交換が行われる。すなわち周期反転信号に
よりマスタクロック信号とスレーブクロック信号との周
期の反転が行われる。この場合、フリップフロップ２の
Ｑ端子の論理値に関係なく、周期反転信号が入力される
と必ずマスタクロック信号とスレーブクロック信号の周
期が反転される。そして周期の反転されたマスタクロツ
タ信号またはスレーブクロック信号に従ってシリアルデ
ータの伝送を行えば、シリアルデータのビットの境界に
ずれが生じた場合でも、シリアルデータを遅延させるこ
となく伝送することができる。
次に、クロック生成装置を採用したデータ送受信装置を
第６図に示す。
第６図に示す。
データ送受信装置１０はＩＥＥＥ８０２・５トークンリ
ングＬＡＮを実現するための中継装置を構成するように
なっており、開始デリミタ検出回路１１．クロック生成
回路１２、受信回路１３、プロトコル処理回路１４を備
えて構成されているそして伝送路１５を介してシリアル
データ１５が入力され、伝送路１６を介して基本クロッ
ク信号が入力され、伝送路１７から送信用のシリアルデ
ータ１７が送出されるようになっている。
ングＬＡＮを実現するための中継装置を構成するように
なっており、開始デリミタ検出回路１１．クロック生成
回路１２、受信回路１３、プロトコル処理回路１４を備
えて構成されているそして伝送路１５を介してシリアル
データ１５が入力され、伝送路１６を介して基本クロッ
ク信号が入力され、伝送路１７から送信用のシリアルデ
ータ１７が送出されるようになっている。
伝送路１５を伝播する受信シリアルデータＱはディファ
レンシャル・マンチェスタ・コードとよばれる変調方式
で伝送路１５を伝播される。このコードに従ったデータ
フレームは開始デリミタＳＤ、アクセス制御ＡＣ１宛先
アドレスＳＡ、送信元アドレスＤＡ、情報工、フレーム
チエツクシーケンスＦＣ５，終了デリミタＥＤなどから
構成されており、トークン及びフレームの先頭を示すデ
ータである開始デリミタＳＤはディファレンシャル・マ
ンチェスタ・コード： ＪＫＯＯＯ：と表現される８ビ
ツト長のビットパターンで構成されている。このパター
ンは、：０ＯＯ１１０１１１００１０１０１０：もしく
は１１１００１０００１１０１０１０１ ：の１７ハー
フピツト長のビットパターンに分解されるようになって
いる。このパターンは最初の０または１を除く他のビッ
トが２ビツトでＪ、に、０．１のパターンを構成するよ
うになっている。そしてシリアルデータのうち開始デリ
ミタが開始デリミタ検出回路１１に入力されると、この
検出回路１１は、第７図に示されるように、開始デリミ
タのデータのうち１７ハーフビツト目を検出した時点で
１ハ一フピツト時間開始デリミタ検出信号Ｓを出力する
同期初期化信号発生手段として構成されている。
レンシャル・マンチェスタ・コードとよばれる変調方式
で伝送路１５を伝播される。このコードに従ったデータ
フレームは開始デリミタＳＤ、アクセス制御ＡＣ１宛先
アドレスＳＡ、送信元アドレスＤＡ、情報工、フレーム
チエツクシーケンスＦＣ５，終了デリミタＥＤなどから
構成されており、トークン及びフレームの先頭を示すデ
ータである開始デリミタＳＤはディファレンシャル・マ
ンチェスタ・コード： ＪＫＯＯＯ：と表現される８ビ
ツト長のビットパターンで構成されている。このパター
ンは、：０ＯＯ１１０１１１００１０１０１０：もしく
は１１１００１０００１１０１０１０１ ：の１７ハー
フピツト長のビットパターンに分解されるようになって
いる。このパターンは最初の０または１を除く他のビッ
トが２ビツトでＪ、に、０．１のパターンを構成するよ
うになっている。そしてシリアルデータのうち開始デリ
ミタが開始デリミタ検出回路１１に入力されると、この
検出回路１１は、第７図に示されるように、開始デリミ
タのデータのうち１７ハーフビツト目を検出した時点で
１ハ一フピツト時間開始デリミタ検出信号Ｓを出力する
同期初期化信号発生手段として構成されている。
クロック生成回路１２は第１図に示すフリップフロップ
１，２．インバータ３、ＡＮＤゲート４゜５、ＯＲゲー
ト６を備えて構成されており、２相クロック生成回路１
２に開始デリミタ検出信号Ｓが入力されると、この信号
Ｓが入力されたときにマスタクロック信号とスレーブク
ロック信号の初期化が行われ、伝送された伝送データの
ビット境界にずれが生じた場合には、初期化によって位
相の交換が行われたマスタクロック信号またはスレーブ
クロック信号に従ってシリアルデータＱが受信回路１３
に入力される。受信回路１３に入力されたシリアルデー
タＱは復調シリアルデータＶとしてブルトコル処理回路
１４に転送される。そしてこのデータはＩＥＥＥ８０２
・５トークンリングＬＡＮの通信規約に基づいたプロト
コル処理が施され、送信シリアルデータＷとして伝送路
１７へ出力される。
１，２．インバータ３、ＡＮＤゲート４゜５、ＯＲゲー
ト６を備えて構成されており、２相クロック生成回路１
２に開始デリミタ検出信号Ｓが入力されると、この信号
Ｓが入力されたときにマスタクロック信号とスレーブク
ロック信号の初期化が行われ、伝送された伝送データの
ビット境界にずれが生じた場合には、初期化によって位
相の交換が行われたマスタクロック信号またはスレーブ
クロック信号に従ってシリアルデータＱが受信回路１３
に入力される。受信回路１３に入力されたシリアルデー
タＱは復調シリアルデータＶとしてブルトコル処理回路
１４に転送される。そしてこのデータはＩＥＥＥ８０２
・５トークンリングＬＡＮの通信規約に基づいたプロト
コル処理が施され、送信シリアルデータＷとして伝送路
１７へ出力される。
本実施例によれば、伝送データにビット境界のずれが生
じたときには、マスタクロック信号とスレーブクロック
信号の位相の変換が行われ、位相の交換が行われたマス
タクロック信号またはスレーブクロック信号に従ってシ
リアルデータの伝送が行われるため、シリアルデータを
遅延させることなく伝送することができる。この場合、
マスタクロック信号とスレーブクロック信号の位相交換
時に復調シリアルデータ■として１ハーフピツト長の切
り捨てデータが発生するが、プロトコル処理回路１４で
は、初期化後の復調シリアルデータ■のみの解釈を行う
ため、データ伝送に支障を来たすことはない。
じたときには、マスタクロック信号とスレーブクロック
信号の位相の変換が行われ、位相の交換が行われたマス
タクロック信号またはスレーブクロック信号に従ってシ
リアルデータの伝送が行われるため、シリアルデータを
遅延させることなく伝送することができる。この場合、
マスタクロック信号とスレーブクロック信号の位相交換
時に復調シリアルデータ■として１ハーフピツト長の切
り捨てデータが発生するが、プロトコル処理回路１４で
は、初期化後の復調シリアルデータ■のみの解釈を行う
ため、データ伝送に支障を来たすことはない。
また、第８図に示されるように、トークンリング３０を
局３２，３３．３４等で構成した場合、各局の通信装置
として、第６図に示すデータ送受信装置１０を設けると
共にシリアルインターフェイス装置１３１を設ければ、
データ送受信装置１０をトークンリングＬＡＮシステム
に適用することができる。
局３２，３３．３４等で構成した場合、各局の通信装置
として、第６図に示すデータ送受信装置１０を設けると
共にシリアルインターフェイス装置１３１を設ければ、
データ送受信装置１０をトークンリングＬＡＮシステム
に適用することができる。
本実施例において、各局間でシリアルデータの送受信を
行う際、受信シリアルデータのビット境界にずれが生じ
た場合、各局のデータ送受信装置１０でマスタクロック
信号とスレーブクロック信号の位相の初期化を行い、位
相の初期化が行われたマスタクロック信号またはスレー
ブクロック信号に従ってシリアルデータの伝送を行えば
、各局の内部処理に必要な遅延のみでシリアルデータの
伝送を行うことができる。すなわち、受信シリアルデー
タを送信シリアルデータとして伝送する際に、内部処理
に必要な時間だけ遅延されるが、ビット境界のずれによ
ってデータ伝送に遅れが生しることなくデータ伝送を行
うことができる。
行う際、受信シリアルデータのビット境界にずれが生じ
た場合、各局のデータ送受信装置１０でマスタクロック
信号とスレーブクロック信号の位相の初期化を行い、位
相の初期化が行われたマスタクロック信号またはスレー
ブクロック信号に従ってシリアルデータの伝送を行えば
、各局の内部処理に必要な遅延のみでシリアルデータの
伝送を行うことができる。すなわち、受信シリアルデー
タを送信シリアルデータとして伝送する際に、内部処理
に必要な時間だけ遅延されるが、ビット境界のずれによ
ってデータ伝送に遅れが生しることなくデータ伝送を行
うことができる。
以上説明したように、本発明によれば、伝送データのビ
ット境界にずれが生じても、マスタクロック信号とスレ
ーブクロック信号の位相の交換を行い、位相の交換が行
われたマスタクロック信号またはスレーブクロック信号
に従ってデータ伝送を行うようにしたため、データを誤
り無くかつ遅延させずに伝送することができ、データ伝
送時のスループットの低下を防止することができる。
ット境界にずれが生じても、マスタクロック信号とスレ
ーブクロック信号の位相の交換を行い、位相の交換が行
われたマスタクロック信号またはスレーブクロック信号
に従ってデータ伝送を行うようにしたため、データを誤
り無くかつ遅延させずに伝送することができ、データ伝
送時のスループットの低下を防止することができる。
第１図はクロック生成装置の構成図、第２図は第１図に
示す装置を用いたときにビット境界にずれがないときの
作用を説明するためのタイムチャート、第３図は第１図
に示す装置を用いたときにビット境界にずれが生じたと
きの作用を説明するためのタイムチャート、第４図はク
ロック生成装置の他の実施例を示す構成図、第５図は第
４図に示す装置の作用を説明するためのタイムチャート
。 第６図はデータ送受信装置の一実施例を示す構成図、第
７図は第６図に示す装置の作用を説明するためのタイム
チャート、第８図はデータ送受信装置をトークンリング
ＬＡＮシステムに適用したときの実施例を示す構成図で
ある。 １．２・・・分局フリップフロップ、 ３・・・インバータ、４，５・・・ＡＮＤゲート、６
・ＯＲゲート、７ ・−Ｅ ｘ −ＯＲゲート、１０・
・・データ送受信装置、 １１・・・開始デリミタ検出回路、 １２・・・クロック生成回路、１３・・・受信回路、］
−４・・・プロトコル処理回路、 ３０・・・トークンリング、３２，３３．３４ ・局
。
示す装置を用いたときにビット境界にずれがないときの
作用を説明するためのタイムチャート、第３図は第１図
に示す装置を用いたときにビット境界にずれが生じたと
きの作用を説明するためのタイムチャート、第４図はク
ロック生成装置の他の実施例を示す構成図、第５図は第
４図に示す装置の作用を説明するためのタイムチャート
。 第６図はデータ送受信装置の一実施例を示す構成図、第
７図は第６図に示す装置の作用を説明するためのタイム
チャート、第８図はデータ送受信装置をトークンリング
ＬＡＮシステムに適用したときの実施例を示す構成図で
ある。 １．２・・・分局フリップフロップ、 ３・・・インバータ、４，５・・・ＡＮＤゲート、６
・ＯＲゲート、７ ・−Ｅ ｘ −ＯＲゲート、１０・
・・データ送受信装置、 １１・・・開始デリミタ検出回路、 １２・・・クロック生成回路、１３・・・受信回路、］
−４・・・プロトコル処理回路、 ３０・・・トークンリング、３２，３３．３４ ・局
。
Claims (1)
- 【特許請求の範囲】 １、入力信号と基本クロック信号に従って位相の相異な
る２相クロック信号を発生する２相クロック信号発生手
段と、２相クロック信号の一方の信号と基本クロック信
号との論理積を条件にマスタクロック信号を出力するマ
スタクロック信号発生手段と、２相クロック信号の他方
の信号と基本クロック信号との論理積を条件にスレーブ
クロック信号を出力するスレーブクロック信号発生手段
と、データ伝送路から入力されたシリアルデータの特定
のビットパターンを検出したときに同期初期化信号を出
力する同期初期化信号発生手段と、同期初期化信号と２
相クロック信号のいずれか一方の信号との論理和を条件
とする信号を２相クロック信号発生手段の入力信号とし
て出力する論理手段と、マスタクロック信号またはスレ
ーブクロック信号に従ってシリアルデータを入力するデ
ータ入力手段と、データ入力手段により入力されたシリ
アルデータにプロトコル処理を施してマスタクロック信
号またはスレーブクロック信号に従って順次シリアルデ
ータをデータ伝送路へ出力するデータ出力手段とを有す
るデータ送受信装置。 ２、入力信号と基本クロック信号に従って位相の相異な
る２相クロック信号を発生する２相クロック信号発生手
段と、２相クロック信号の一方の信号と基本クロック信
号との論理積を条件にマスタクロック信号を出力するマ
スタクロック信号発生手段と、２相クロック信号の他方
の信号と基本クロック信号との論理積を条件にスレーブ
クロック信号を出力するスレーブクロック信号発生手段
と、データ伝送路から入力されたシリアルデータの特定
のビットパターンを検出したときに同期反転信号を出力
する同期反転信号発生手段と、同期反転信号と２相クロ
ック信号のいずれか一方の信号との排他的論理和を条件
とする信号を２相クロック信号発生手段の入力信号とし
て出力する論理手段と、マスタクロック信号またはスレ
ーブクロック信号に従ってシリアルデータを入力するデ
ータ入力手段と、データ入力手段により入力されたシリ
アルデータにプロトコル処理を施してマスタクロック信
号またはスレーブクロック信号に従って順次シリアルデ
ータをデータ伝送路へ出力するデータ出力手段とを有す
るデータ送受信装置。 ３、請求項１または２記載のデータ送受信装置を用いた
ローカルエリアネットワーク通信装置。 ４、入力信号と基本クロック信号に従って位相の相異な
る２相クロック信号を発生する２相クロック信号発生手
段と、２相クロック信号の一方の信号と基本クロック信
号との論理積を条件にマスタクロック信号を出力するマ
スタクロック信号発生手段と、２相クロック信号の他方
の信号と基本クロック信号との論理積を条件にスレーブ
クロック信号を出力するスレーブクロック信号発生手段
と、データ伝送路から入力されたシリアルデータの特定
のビットパターンを検出したときに同期初期化信号を出
力する同期初期化信号発生手段と、同期初期化信号と２
相クロック信号のいずれか一方の信号との論理和を条件
とする信号を２相クロック信号発生手段の入力信号とし
て出力する論理手段とを有するクロック生成装置。 ５、入力信号と基本クロック信号に従って位相の相異な
る２相クロック信号を発生する２相クロック信号発生手
段と、２相クロック信号の一方の信号と基本クロック信
号との論理積を条件にマスタクロック信号を出力するマ
スタクロック信号発生手段と、２相クロック信号の他方
の信号と基本クロック信号との論理積を条件にスレーブ
クロック信号を出力するスレーブクロック信号発生手段
と、データ伝送路から入力されたシリアルデータの特定
のビットパターンを検出したときに同期反転信号を出力
する同期反転信号発生手段と、同期反転信号と２相クロ
ック信号のいずれか一方の信号との排他的論理和を条件
とする信号を２相クロック信号発生手段の入力信号とし
て出力する論理手段とを有するクロック生成装置。 ６、基本クロック信号に従って位相の相異なる２相クロ
ック信号を生成し、２相クロック信号の一方の信号と基
本クロック信号との論理積を条件にマスタクロック信号
を生成し、２相クロック信号の他方の信号と基本クロッ
ク信号との論理積を条件にスレーブクロック信号を生成
し、マスタクロック信号またはスレーブクロック信号に
従ってシリアルデータを入力し、入力したシリアルデー
タにプロトコル処理を施した後このデータをマスタクロ
ック信号またはスレーブクロック信号に従って出力する
に際して、シリアルデータのビット境界にずれが生じた
ときには、マスタクロック信号とスレーブクロック信号
の位相の変換を行ない、位相の変換が行なわれたマスタ
クロック信号とスレーブクロック信号のうち指定のクロ
ック信号に従ってシリアルデータの送受信を実行するデ
ータ送受信方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25999890A JP2766941B2 (ja) | 1990-09-28 | 1990-09-28 | クロック生成装置とデータ送受信装置及びその方法 |
| DE69128397T DE69128397T2 (de) | 1990-09-28 | 1991-09-25 | Taktgeneratorschaltung sowie Anordnung zum Empfangen und Senden von Daten |
| EP91116361A EP0477916B1 (en) | 1990-09-28 | 1991-09-25 | Clock generating apparatus and data receiving/transmitting apparatus |
| KR1019910016963A KR100210497B1 (ko) | 1990-09-28 | 1991-09-28 | 클럭 발생장치, 데이타송신/수신 장치 및 데이타 송신/수신방법 |
| US07/767,878 US5379325A (en) | 1990-09-28 | 1991-09-30 | Clock generating apparatus, data transmitting/receiving apparatus and data transmitting/receiving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25999890A JP2766941B2 (ja) | 1990-09-28 | 1990-09-28 | クロック生成装置とデータ送受信装置及びその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137935A true JPH04137935A (ja) | 1992-05-12 |
| JP2766941B2 JP2766941B2 (ja) | 1998-06-18 |
Family
ID=17341877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25999890A Expired - Fee Related JP2766941B2 (ja) | 1990-09-28 | 1990-09-28 | クロック生成装置とデータ送受信装置及びその方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5379325A (ja) |
| EP (1) | EP0477916B1 (ja) |
| JP (1) | JP2766941B2 (ja) |
| KR (1) | KR100210497B1 (ja) |
| DE (1) | DE69128397T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3514532B2 (ja) * | 1994-11-30 | 2004-03-31 | 富士通株式会社 | クロック信号生成装置 |
| US5537062A (en) * | 1995-06-07 | 1996-07-16 | Ast Research, Inc. | Glitch-free clock enable circuit |
| KR100193806B1 (ko) * | 1995-10-13 | 1999-06-15 | 윤종용 | 교환시스템의 클럭 발생회로 및 방법 |
| US6031396A (en) * | 1998-06-12 | 2000-02-29 | National Semiconductor Corporation | Circuit for synchronizing asynchronous inputs using dual edge logic design |
| DE19844936C2 (de) * | 1998-09-30 | 2001-02-01 | Siemens Ag | Schaltung zur Erzeugung eines Ausgangssignals in Abhängigkeit von zwei Eingangssignalen |
| DE19848211B4 (de) * | 1998-10-20 | 2004-02-05 | Honeywell Ag | Datenübertragungsverfahren |
| JP2002091604A (ja) | 2000-09-19 | 2002-03-29 | Mitsubishi Electric Corp | クロック発生回路 |
| US7230884B2 (en) * | 2003-01-03 | 2007-06-12 | The Sapling Company, Inc. | Clock diagnostics |
| CA2822811A1 (en) * | 2010-12-22 | 2012-06-28 | Converteam Technology Ltd. | Communications architecture for providing data communication, synchronization and fault detection between isolated modules |
| US10243545B2 (en) * | 2017-02-06 | 2019-03-26 | Stmicroelectronics Asia Pacific Pte Ltd | Shift register utilizing latches controlled by dual non-overlapping clocks |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132043A (en) * | 1980-03-19 | 1981-10-16 | Sony Corp | Bit clock reproducing circuit |
| JPS57116459A (en) * | 1981-01-13 | 1982-07-20 | Toshiba Corp | Clock regenerating circuit |
| US4521897A (en) * | 1983-07-29 | 1985-06-04 | Zenith Electronics Corporation | Apparatus for synchronizing the operation of master and slave counters |
| EP0153107A3 (en) * | 1984-02-10 | 1987-02-04 | Prime Computer, Inc. | Clock recovery apparatus and method for a ring-type data communications network |
| US4694196A (en) * | 1984-12-07 | 1987-09-15 | American Telephone And Telegraph Company And At&T Information Systems | Clock recovery circuit |
| US4926445A (en) * | 1987-07-01 | 1990-05-15 | The United States Of America As Represented By The Secretary Of The Air Force | External asynchronous input tester for bit slice machines |
| JP2845438B2 (ja) * | 1987-10-19 | 1999-01-13 | 株式会社東芝 | 高速ディジタルｉｃ |
| US5173618A (en) * | 1990-05-14 | 1992-12-22 | Vlsi Technology, Inc. | Clock generator for providing a pair of nonoverlapping clock signals with adjustable skew |
-
1990
- 1990-09-28 JP JP25999890A patent/JP2766941B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-25 DE DE69128397T patent/DE69128397T2/de not_active Expired - Fee Related
- 1991-09-25 EP EP91116361A patent/EP0477916B1/en not_active Expired - Lifetime
- 1991-09-28 KR KR1019910016963A patent/KR100210497B1/ko not_active IP Right Cessation
- 1991-09-30 US US07/767,878 patent/US5379325A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5379325A (en) | 1995-01-03 |
| DE69128397T2 (de) | 1998-07-09 |
| KR920007387A (ko) | 1992-04-28 |
| KR100210497B1 (ko) | 1999-07-15 |
| JP2766941B2 (ja) | 1998-06-18 |
| EP0477916A2 (en) | 1992-04-01 |
| DE69128397D1 (de) | 1998-01-22 |
| EP0477916B1 (en) | 1997-12-10 |
| EP0477916A3 (en) | 1993-06-30 |
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