JPS6342990B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はループ伝送システムにおけるデータ伝
送制御方式に関し、特に競合防止のための送信制
御を行なうデータ伝送制御方式に関する。

複数のデータ伝送装置により共用される一本の
ループ伝送路をメツセージ単位に時分割で多重化
送信して行なう方式においては、各伝送装置から
の送信メツセージが前記ループ伝送路上で衝突し
ないようにするために、ある時刻においては高々
一個のデータ伝送装置のみが伝送路上にメツセー
ジを送出するよう制御が行われる。

この制御では、ループ伝送路に特定のマスタ制
御装置を接続し、このマスタ制御装置が次に送信
を許可すべきデータ伝送装置を選択し、それに送
信を指示する、ということが、行われている。

この方式ではマスタ制御装置の設置が必須なた
め、それが故障するとループ伝送路全体のシステ
ムダウンにつながるのでマスタ制御装置の二重化
または予備系統の設置等が要求される。

また、送信と次の送信との間で常にマスタ制御
装置に一旦制御が移るのでそのためのオーバヘツ
ドがかかることになるという欠点がある。

本発明の目的は、メツセージ多重化方式のルー
プ伝送システムにおいて、特定のマスタ制御装置
を不要にしたデータ伝送制御方式を提供すること
にある。

本発明の他の目的は特定のマスタ制御装置を不
要にしてある送信が終了したときに一旦マスタ制
御装置に送信権を戻すというオーバヘツドを無く
したデータ伝送制御方式を提供することにある。

本発明の方式は、ループ伝送路と、 該ループ伝送路にそれぞれが接続されかつ前記
ループ伝送路を介してなうデータ送信用送信権を
確保するためのアドレス情報フイールドを有する
フレーム情報を送信する複数のデータ伝送装置と
を具備し、 送信メツセージがループ伝送路上で衝突しない
ようにするためにある時刻においては１個のデー
タ伝送装置のみが前記ループ伝送路上にメツセー
ジを送出するようなループ伝送システムにおける
データ伝送制御方式において、 前記複数のデータ伝送装置のそれぞれは、 前記フレーム情報を送信するときには前記アド
レス情報フイールドに自装置に付与されたアドレ
ス情報を含ませて送信し、 該自装置に付与されたアドレス情報を含む前記
フレーム情報を前記自装置が受信したときには前
記ループ伝送路の下流方向に対するフレーム情報
を無効にし改めて前記自装置から新たなフレーム
情報を送出することを特徴とする。

次に本発明について図面を参照して詳細に説明
する。

一般にループ伝送システムは第１図に示すよう
にループ伝送路１とそれに接続された複数台のデ
ータ伝送装置２−１，２−２，…，２−ｎとから
構成されている。

本発明において、各データ伝送装置は送信権を
獲得していないときは中継動作を行い送信権を獲
得したときは伝送路１上にメツセージを第２図ｂ
に示すようなフレーム構成で送出することができ
る。

送信権情報は第２図ａに示すようなフレーム構
成で伝送路１上に伝送され、この送信権フレーム
を取り込んだデータ伝送装置が送信権を獲得す
る。

第２図においてＦはフレームの始めと終りを識
別するためのフラグであり、実施例では
“01111110”のビツトパターンで示される。DA
は宛先のアドレスでありフレームを受信するデー
タ伝送装置のアドレスである。SAは送信アドレ
スであり、フレームを送出した伝送装置のアドレ
スである。なお、各データ伝送装置にはシステム
内でユニークなアドレスがそれぞれ付与されてい
る。

TKNはこのフレームが送信権フレームである
ことを表示するための特定のビツトパターンであ
る（以下TKNと呼ぶ）。Ｉはこのフレームがメ
ツセージフレームであることを表示するための特
定のビツトパターンである。FCSはフレームが正
常に伝送されたかどうかを判定するためのチエツ
クビツトである。

なお、最初の送信権フレームの発生は送信権待
ちタイムアウトを起したデータ伝送装置が行う。

いずれのデータ伝送装置にも送信要求がない場
合には送信権フレームは伝送路上を廻つている。

今あるデータ伝送装置に送信要求が発生したも
のとする。するとそのデータ伝送装置は送信権フ
レームが自分の所に到達したときに該フレームを
受信して送信権を獲得する。このとき伝送路の下
流方向に対しては送信権フレームを無効化する。

次に送信メツセージのフレームを伝送路上に送
出する。送信メツセージのフレームの送出が終る
と送信権フレームは伝送路上に送出され、送信権
が伝送路上に戻される。

いずれのデータ伝送装置にも送信要求が無い場
合には送信権フレームが伝送路上を廻つていると
前述したが、ループ伝送路が、送信権フレームを
完全に乗せるだけの長さを有しない場合、すなわ
ち、データ伝送装置が送信権フレームの送出を完
了する前にその送信権フレームの先頭がループ伝
送路を一周して戻つて来てしまう場合もあるので
工夫が必要である。

本発明はこの問題を解決するためのものであ
り、各データ伝送装置は、たとえ送信要求が無い
場合でも自発の送信権フレームを受信した場合に
は、その送信権フレームを一旦取り込んで伝送路
の下流方向に対して無効化し、改めて送信権フレ
ームを送出し直すという特徴を有する。

第３図に本発明の一実施例を示す。

第３図においてデータ伝送装置２には伝送路１
−INからの信号が供給され、伝送路１−OUTに
信号が出力される。伝送路１−INからの信号は
複調回路２０で復調され、データが信号線１０１
にクロツクが信号線１０２にそれぞれ出力され
る。信号線１０１はゼロ除去回路２１に接続さ
れ、フレーム内情報の透過性を確保するために五
つ連続したビツト“１”の次に送信側で挿入され
たビツト“０”が除去され、信号線１０３に出力
される。フレーム内情報の透過性を確保するため
のビツト“０”の挿入／除去の技術については、
通信回線における「ハイレベルデータリンク制御
手順」の一部として公知である。

信号線１０４の信号はゼロ除去回路２１の出力
線で“０”除去を行なつたときのみ論理“１”に
なりアンド回路２３に与えられてクロツク信号線
１０２からのクロツクの信号線１０５への出力を
制御する。信号線１０５の信号線はカウンタ２４
に供給される。信号線１０１のデータはフラグ検
出回路２５およびアボート検出回路２６にも与え
られており、フラグおよび７ビツト以上15ビツト
未満の連続した論理“１”のパターンであるアボ
ートパターンを検出したとき信号線１０６および
１０７にそれぞれ論理“１”が出力される。フラ
グおよびアボートパターンの検出については、前
記「ハイレベルデータリンク制御手順」の一部と
して知られており、例えば、アポートパターン検
出回路２６は論理“１”が連続して７ビツト以上
15ビツト未満の数だけ与えられたとき論理“１”
を出力するカウンタである。信号線１０１のデー
タはさらに、他のデータ伝送装置あてのフレーム
を中継するためにセレクタ４０に供給される。カ
ウンタ２４は信号線１０６を介して与えられるフ
ラグ検出信号により初期状態に設定されたあとで
信号線１０５のクロツク線を計数する。８の倍
数、９，17および25の各値を計数したとき信号線
１０８，１０９，１１０および１１１に論理
“１”の信号を出力する。

“０”除去後の信号線１０３のデータはシフト
レジスタ２２に供給されフラグ検出時のビツトか
ら８ビツト（１オクテツト）ごとに信号線１１２
を介して８ビツト長のホールドレジスタ２５に保
持される。

ホールドレジスタ２５に保持された内容は比較
回路２６および２８で該データ伝送装置自身のア
ドレス、およびTKNとそれぞれ比較され、比較
結果が信号線１１４および１１６に出力される。
これらの結果は、アンド回路２９，３０および３
２で論理積がとられ、信号線１１７，１１８およ
び１２０に出力されてフラグ検出時のビツトから
数えて、８ビツトの内容（第１オクテツト）が自
身のアドレスと同一であればフリツプフロツプ３
３を、第２オクテツト（前記第１オクテツトの次
の８ビツトの内容）が自身のアドレスと同一であ
ればフリツプフロツプ３４を、第３オクテツト
（前記第２オクテツトの次の８ビツトの内容）が
TKNであればフリツプフロツプ３６をそれぞれ
セツトする。フリツプフロツプ３４および３６か
らの出力線１２２および１２４のそれぞれは制御
回路５０に接続され、これらフリツプフロツプ３
３―３６に接続されるリセツト信号線１２５は制
御回路５０に接続されている。

シフトレジスタ２２からの出力線１２６を介し
て送出される内容はチエツク回路３７およびアン
ド回路３８に供給される。信号線１２１が論理
“１”であれば該データ伝送装置宛のフレームな
ので信号線１２６の内容は受信バツフア３９に格
納される。

セレクタ４０は、中継、データ（ユーザデータ
または送信権データ）送信、フラグ送信またはア
ボート送信の各信号のうちいずれか一つを選択す
る回路でありその出力線１２８の内容は変調回路
４１を介して伝送路１―OOTに出力される。

セレクタ４２は、送信データとチエツクビツト
とのどちらか一方を選択する回路であり、その出
力線１３０のデータはゼロ挿入回路４４を介し
て、セレクタ４０に与えられる。ゼロ挿入回路４
４は前記「ハイレベルデータリンク制御手順」で
公知の技術を使用している。

セレクタ４３はユーザデータと送信権データと
のどちらか一方を選択する回路であり、その出力
線１３１の内容はセレクタ４２とチエツクビツト
発生回路４５とに与えられる。

各セレクタ回路４０，４２および４３への制御
信号は制御回路５０から制御線１４０，１４１お
よび１４２を介して供給される。

次に制御回路５０の詳細な構成を第４図を参照
しながら説明する。

第４図において、送信ユーザデータがある場合
にはプログラムによりフリツプフロツプ５０１が
セツトされ、信号線２０１が論理“１”になる。
送信権フレームが受信されると信号線１２４が論
理“１”になりアンド回路５０２の出力線２０２
が論理“１”になり、遅延回路５０３で遅延され
て信号線２０３に論理“１”が出力される。

さらに信号線２０２の内容はオア回路５４９を
介してエンコーダ５５０に供給され、エンコーダ
５５０はセレクタ４０がアボート送信を選択する
ようにコード信号を信号線１４０に出力する。こ
の結果、送信権フレームは伝送路の下流方向に対
し無効化される。

フラグ検出の信号線１０６の内容とチエツク結
果の信号線１４３の内容とはアンド回路５０４論
理積がとられ、信号線２０４を介してアンド回路
５０５および５０６に入力される。アンド回路５
０５の出力線２０５は、送信要求があつて送信権
フレームのチエツク効果が良の場合に論理“１”
となり、フリツプフロツプ５０８，５０９および
５１０がセツトされる。

フリツプフロツプ５１０のセツト状態は該デー
タ伝送装置が送信中であることを示している。送
信中において、フリツプフロツプ５０８のセツト
状態はユーザデータフレームの送出中、リセツト
状態は送信権フレームまたはアボートパターン送
出中をそれぞれ示している。

フリツプフロツプ５０９はフリツプフロツプ５
０８の一定時間遅れた状態を作り出すために使用
される。

フリツプフロツプ５０８の出力線１４２はセレ
クタ５３０およびセレクタ４３の制御信号であり
論理“１”の場合にはユーザデータカウント（ビ
ツト数）およびユーザデータを、論理“１”の場
合には送信権データカウント（ビツト数）および
送信権データをそれぞれ選択する。ユーザデータ
カウントおよび送信権データカウントの値はプロ
グラムで設定される。

オア回路５１１の出力線２０７の信号はオア回
路５３７およびその出力線１４４を介してフリツ
プフロツプ５３１をセツトしフレームの送出シー
ケンスを開始する。信号線１４４の信号はオア回
路５３８を介してカウンタ５３９を初期状態にす
る。また第３図におけるチエツクビツト発生回路
４４の初期設定信号としても使用される。

カウンタ５３９はクロツク信号を、ゼロ挿入回
路（第３図の４４）が“０”挿入したときのみ抑
止して計数し、８および16を計数したときに信号
線２３３および２３４をそれぞれ論理“１”にす
る。

フリツプフロツプ５３１の出力線２３５の状態
はフレームの最初のフラグを送出する間論理
“１”になる信号で、カウンタ５４０のロードお
よびセレクタ４０の制御回路の発生のために使用
される。

信号線２３３が論理“１”になると、すなわち
８クロツク分進むとアンド回路５４１を介してフ
リツプフロツプ５３２がセツトされる。それと同
時にフリツプフロツプ５３１はリセツトされる。
フリツプフロツプ５３２の出力信号はユーザデー
タまたは送信権データを送出する間論理“１”に
なる信号で、その出力線２３７の信号はセレクタ
４２を制御するための信号を発生するためにエン
コーダ５４７に供給される。

カウンタ５４０は信号線２３５でロードされた
送信データ量からクロツクのタイミングで１ずつ
減算され、その結果が“０”になると信号線２３
８に論理“１”を出力する。信号線２３８の信号
はフリツプフロツプ５０１のリセツト端子、アン
ド回路５４２を介してフリツプフロツプ５３３の
セツト端子およびフリツプフロツプ５３２のリセ
ツト端子に供給される他、オア回路５３８を介し
てカウンタ５３９のクリア動作に使用される。

フリツプフロツプ５３３の出力線２４０はチエ
ツクビツト送出の間（16クロツク分）論理“１”
になり、この状態はセレクタ４２の制御信号を発
生するためにエンユーダ５４７に供給される。カ
ウンタ５３９が値“16”を計数すると信号線２３
４が論理“１”になりアンド回路５４３の出力線
２４１の値はフリツプフロツプ５３４をセツトす
るとともに、フリツプフロツプ５３３をリセツト
し、カウンタ５３９のクリアのためのオア回路５
３８への入力となる。

フリツプフロツプ５３４の出力線２４２はフレ
ームの最後のフラグを送出する間（８クロツク
分）論理“１”になり、その状態はセレクタ４０
の制御信号を発生するためにオア回路５４８を介
してエンコーダ５５０に供給される。

カウンタ５３９が８を計数するとアンド回路５
４４の出力線２４３は論理“１”になり、フリツ
プフロツプ５３４、フリツプフロツプ５０８およ
び５０９のリセツトに使用される。

ワンシヨツト回路５２９の出力線２２９は、信
号線２４３の論理“１”から論理“０”への変化
時点から一定時間論理“１”になる。

フリツプフロツプ５０９のリセツト動作は遅延
回路５１２で一定時間遅らされる。フリツプフロ
ツプ５０９の出力線２４４はフリツプフロツプ５
３１および５３５のセツトを制御する。

送信ユーザデータ送出完了直後は遅延回路５１
２での遅れ分の時間信号線２４４は論理“１”な
のでフリツプフロツプ５３１はセツトされ、フリ
ツプフロツプ５３５はセツトされない。従つて次
の送信権フレームの送出シーケンスが開始され
る。送信権データ送出完了時は信号線２４４は論
理“０”なので、フリツプフロツプ５３１はセツ
トされず、フリツプフロツプ５３５がセツトされ
る。そしてフリツプフロツプ５３５の出力線２４
５はフリツプフロツプ５１０をリセツトするとと
もに送出を完了した送信権フレームの後に続く中
継データが無効であることを示すために８ビツト
分の間論理“１”になり、セレクタ４０がアポー
ト送信を選択するようにエンコーダ５５０に与え
られる。この結果、送信権フレームの直後にアポ
ートパターン（８ビツトの“１”）が付加されて
伝送路上に送出される。

SAフイールドが自分のアドレスである送信権
フレームを受信した場合にはアンド回路５１３の
出力線２０８は論理“１”になり遅延回路５１４
で一定時間遅らされてアンド回路５０６に与えら
れる。そしてチエツク結果が良であれば信号線２
０９は論理“１”になりオア回路５１１の出力線
２０７は論理“１”になる。

このとき送信要求があつてフリツプフロツプ５
０１がセツトされている場合の動作については前
述した通りであるが、送信要求が無くフリツプフ
ロツプ５０１がリセツト状態にある場合にはフリ
ツプフロツプ５１０だけがセツトされ、フリツプ
フロツプ５０８および５０９はリセツト状態のま
まである。従つて前述したフリツプフロツプ５０
８がリセツトされたときからの動作と同じにな
り、送信権フレームのみが送出されることにな
る。

本発明には、ループ伝送路におけるデータ伝送
制御において特にマスタ制御装置を必要としない
のでマスタ制御装置を二重化する等の対策を不要
にするという効果がある。

【図面の簡単な説明】

第１図はループ伝送システムを説明するための
図、第２図はフレームの構成を説明するための
図、第３図は本発明の一実施例を示す図および第
４図は第３図の制御回路の詳細な構成を示す図で
ある。 第１図から第４図において、１，１―IN，１
―OUT…伝送路、２，２―１，２―２，２―３，
２―４…２―ｎ…データ伝送装置、２０…復調回
路、２１…０検出回路、２２…シフトレジスタ、
２４…カウンタ、２５…ホールドレジスタ、２
６，２８…比較回路、２９，３０，３２…アンド
回路、３３，３４，３６…フリツプフロツプ回
路、３７…チエツク回路、３９…受信バツフア、
４０，４２，４３…セレクタ、４１…変調回路、
４４…０挿入回路、４５…チエツクビツト発生回
路、５０…制御回路、５３９，５４０…カウン
タ、５４７，５５０…エンコーダ、５０１，５０
８，５０９，５１０，５３１，５３２，５３３，
５３４，５３５…フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ ループ伝送路と、 該ループ伝送路にそれぞれが接続されかつ前記
   ループ伝送路を介して行なうデータ送信用送信権
   を確保するためのアドレス情報フイールドを有す
   るフレーム情報を送信する複数のデータ伝送装置
   とを具備し、 送信メツセージがループ伝送路上で衝突しない
   ようにするためにある時刻においては１個のデー
   タ伝送装置のみが前記ループ伝送路上にメツセー
   ジを送出するようなループ伝送システムにおける
   データ伝送制御方式において、 前記複数のデータ伝送装置のそれぞれは、 前記フレーム情報を送信するときには前記アド
   レス情報フイールドに自装置に付与されたアドレ
   ス情報を含ませて送信し、 該自装置に付与されたアドレス情報を含む前記
   フレーム情報を前記自装置が受信したときには前
   記ループ伝送路の下流方向に対するフレーム情報
   を無効にし改めて新たなフレーム情報を前記自装
   置から送出することを特徴とするループ伝送シス
   テムにおけるデータ伝送制御方式。