JP3359346B2 - 通信インターフェイスおよび通信方法 - Google Patents
通信インターフェイスおよび通信方法Info
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Multi Processors (AREA)
- Computer And Data Communications (AREA)
Description
【０００１】
【産業上の利用分野】本発明は通信インターフェイスに
関するものであり、特に、コンピュータ装置に使用する
通信インターフェイスと、コンピュータおよびそのコン
ピュータに接続されている他の装置の間のメッセージの
伝送とに応用できるものである。
関するものであり、特に、コンピュータ装置に使用する
通信インターフェイスと、コンピュータおよびそのコン
ピュータに接続されている他の装置の間のメッセージの
伝送とに応用できるものである。
【０００２】
【従来の技術】コンピュータ装置およびその他の集積回
路はメッセージを他の装置へ送信し、あるいはメッセー
ジを他の装置から受信することを必要とすることがあ
る。ある場合には、メッセージの送信は相互に接続され
ている２台の装置の間、またはネットワークを構成する
多数の装置の間で行われることがある。そのようなネッ
トワークにおいては、１つまたは複数の装置はコンピュ
ータ装置の態様にでき、他の装置は各種の周辺機器を含
むことがある。ネットワーク全体にわたって広い範囲の
相互接続を行えるようにするために、それらのネットワ
ークは経路指定スイッチを含むことがある。接続されて
いるそれらの装置の間のデータの送信は並列データバス
または直列通信線を用いて行うことができる。そのよう
なネットワークの接続におけるバスの制御は複雑であ
り、さらに、ネットワークに複数の装置が接続されてい
る場合には動作速度が特に制限される。
路はメッセージを他の装置へ送信し、あるいはメッセー
ジを他の装置から受信することを必要とすることがあ
る。ある場合には、メッセージの送信は相互に接続され
ている２台の装置の間、またはネットワークを構成する
多数の装置の間で行われることがある。そのようなネッ
トワークにおいては、１つまたは複数の装置はコンピュ
ータ装置の態様にでき、他の装置は各種の周辺機器を含
むことがある。ネットワーク全体にわたって広い範囲の
相互接続を行えるようにするために、それらのネットワ
ークは経路指定スイッチを含むことがある。接続されて
いるそれらの装置の間のデータの送信は並列データバス
または直列通信線を用いて行うことができる。そのよう
なネットワークの接続におけるバスの制御は複雑であ
り、さらに、ネットワークに複数の装置が接続されてい
る場合には動作速度が特に制限される。
【０００３】
【発明が解決しようとする課題】本発明の目的はそのよ
うな通信装置の間に簡単な高速インターフェイスを提供
することである。
うな通信装置の間に簡単な高速インターフェイスを提供
することである。
【０００４】本発明の別の目的は、データが失われるこ
となしに高速動作を行えるようにし、かつ可変長メッセ
ージを多重パケットの形で送信できるようにすることで
ある。これは、任意の１つのメッセージの全てのパケッ
トの送信を終了する前に、任意のインターフェイスが種
々のメッセージのパケットを連続して取り扱えるように
することである。
となしに高速動作を行えるようにし、かつ可変長メッセ
ージを多重パケットの形で送信できるようにすることで
ある。これは、任意の１つのメッセージの全てのパケッ
トの送信を終了する前に、任意のインターフェイスが種
々のメッセージのパケットを連続して取り扱えるように
することである。
【０００５】本発明の別の目的は、４本の一方向信号線
を用いて双方向通信インターフェイスを提供することで
ある。
を用いて双方向通信インターフェイスを提供することで
ある。
【０００６】
【課題を解決するための手段】本発明は、メッセージを
出力するための出力回路と、メッセージを入力するため
の入力回路とを備え、出力回路は、データ信号の態様と
ストローブ信号の態様との２つの並列出力を供給するた
めの制御回路および符号化回路を含み、入力回路は、デ
ータ信号を受ける第１の入力端子とストローブ信号を受
ける第２の入力端子との２つの入力端子を有する復号回
路を含み、復号回路は、データ信号およびストローブ信
号に応答して、データ信号に符号化されたデータを復号
するように構成されている、コンピュータを少なくとも
１台の他の装置へ相互に接続する通信装置において使用
する通信インターフェイスにおいて、データ信号はデー
タが変わる時のみ一連の信号遷移を生じる直列ビットパ
ターンからなり、ストローブ信号は並列関係にあるデー
タ信号に遷移を生じないビット境界でのみ信号遷移を生
じ、それによりメッセージデータ信号およびストローブ
信号を表すビットパターンの同時遷移を回避することを
特徴とする。
出力するための出力回路と、メッセージを入力するため
の入力回路とを備え、出力回路は、データ信号の態様と
ストローブ信号の態様との２つの並列出力を供給するた
めの制御回路および符号化回路を含み、入力回路は、デ
ータ信号を受ける第１の入力端子とストローブ信号を受
ける第２の入力端子との２つの入力端子を有する復号回
路を含み、復号回路は、データ信号およびストローブ信
号に応答して、データ信号に符号化されたデータを復号
するように構成されている、コンピュータを少なくとも
１台の他の装置へ相互に接続する通信装置において使用
する通信インターフェイスにおいて、データ信号はデー
タが変わる時のみ一連の信号遷移を生じる直列ビットパ
ターンからなり、ストローブ信号は並列関係にあるデー
タ信号に遷移を生じないビット境界でのみ信号遷移を生
じ、それによりメッセージデータ信号およびストローブ
信号を表すビットパターンの同時遷移を回避することを
特徴とする。
【０００７】制御回路は所定のビット長のトークン中の
データ信号中のデータを出力するように構成するのが好
ましい。
データ信号中のデータを出力するように構成するのが好
ましい。
【０００８】制御回路は２つ以上の所定のビット長の出
力トークンを出力するように動作できることが好まし
い。
力トークンを出力するように動作できることが好まし
い。
【０００９】各トークンはトークンビット長を指示する
ためのフラッグを含むことが好ましい。
ためのフラッグを含むことが好ましい。
【００１０】制御回路は、各トークンに含ませるための
パリティビットを発生するパリティビット発生器を含む
ことが好ましい。
パリティビットを発生するパリティビット発生器を含む
ことが好ましい。
【００１１】制御回路は、各トークンをデータトークン
または制御トークンとして識別するために、各トークン
に含ませませるためのフラッグビットを発生するフラッ
グビット発生器を含むことが好ましい。
または制御トークンとして識別するために、各トークン
に含ませませるためのフラッグビットを発生するフラッ
グビット発生器を含むことが好ましい。
【００１２】フラッグビットはトークン長の指示を行う
ことが好ましい。
ことが好ましい。
【００１３】制御回路は、それぞれ所定のビット長を各
々有する制御トークンおよびデータトークンを供給する
ように構成され、各データトークンは制御トークンより
長いビット長を持っていることが好ましい。
々有する制御トークンおよびデータトークンを供給する
ように構成され、各データトークンは制御トークンより
長いビット長を持っていることが好ましい。
【００１４】入力回路は、２つの入力端子のそれぞれと
復号回路との間に接続された遅延回路と、復号に先立っ
て入力端子の一方または両方における遅延時間を変化さ
せる手段とを含むことが好ましい。
復号回路との間に接続された遅延回路と、復号に先立っ
て入力端子の一方または両方における遅延時間を変化さ
せる手段とを含むことが好ましい。
【００１５】出力回路は、接続されている通信インター
フェイスへ出力するための流れ制御トークンを発生する
流れ制御手段を含み、入力回路は、流れ制御トークンに
応答して、別のデータ信号の出力において出力回路の動
作を制御する手段を含むことが好ましい。
フェイスへ出力するための流れ制御トークンを発生する
流れ制御手段を含み、入力回路は、流れ制御トークンに
応答して、別のデータ信号の出力において出力回路の動
作を制御する手段を含むことが好ましい。
【００１６】入力回路は、複数のデータ信号を保持する
記憶手段を含み、流れ制御手段はレジスタ手段の内容に
応答することが好ましい。
記憶手段を含み、流れ制御手段はレジスタ手段の内容に
応答することが好ましい。
【００１７】本発明はまた、少なくとも１つの装置がコ
ンピュータを含んでいる、少なくとも２つの相互に接続
されている装置の間で通信を行う方法において、装置の
それぞれ１つに各々接続されている２つのリンクインタ
ーフェイスの間に並列のデータ信号路およびストローブ
信号路を設定するステップと、１つのリンクインターフ
ェイスからデータ信号路上にデータ信号を出力し、かつ
１つのリンクインターフェイスからストローブ信号路上
にストローブ信号を出力するステップと、他のリンクイ
ンターフェイスにデータ信号およびストローブ信号を並
列に入力するステップと、データ信号およびストローブ
信号に応答して、そのデータ信号中に符号化されている
データを復号するステップとを備える、少なくとも１つ
がコンピュータを含んでいる少なくとも２つの相互に接
続されている装置の間で通信を行う通信方法において、
データ信号は、データが変化するときのみ一連の信号遷
移を生じる直列ビットパターンを含み、ストローブ信号
は、並列関係にあるデータ信号に遷移を生じないビット
境界でのみ信号遷移を生じることを特徴とする。
ンピュータを含んでいる、少なくとも２つの相互に接続
されている装置の間で通信を行う方法において、装置の
それぞれ１つに各々接続されている２つのリンクインタ
ーフェイスの間に並列のデータ信号路およびストローブ
信号路を設定するステップと、１つのリンクインターフ
ェイスからデータ信号路上にデータ信号を出力し、かつ
１つのリンクインターフェイスからストローブ信号路上
にストローブ信号を出力するステップと、他のリンクイ
ンターフェイスにデータ信号およびストローブ信号を並
列に入力するステップと、データ信号およびストローブ
信号に応答して、そのデータ信号中に符号化されている
データを復号するステップとを備える、少なくとも１つ
がコンピュータを含んでいる少なくとも２つの相互に接
続されている装置の間で通信を行う通信方法において、
データ信号は、データが変化するときのみ一連の信号遷
移を生じる直列ビットパターンを含み、ストローブ信号
は、並列関係にあるデータ信号に遷移を生じないビット
境界でのみ信号遷移を生じることを特徴とする。
【００１８】
【実施例】図１に示されているネットワークはマイクロ
コンピュータ１１，１２，１３，１４を有する。それら
の各マイクロコンピュータは、米国特許第４６８０６９
８号明細書に示されているような単一の集積回路マイク
ロコンピュータで構成することができる。このネットワ
ークは、マイクロプロセッサ１５、周辺装置１６，１７
と、メモリディスク１９を制御するディスク制御器１８
のような他の機器をも含むことができる。このネットワ
ークは経路指定スイッチ２０も含む。この経路指定スイ
ッチはヨーロッパ特許出願公告第０４０５９９０号明細
書に示されている構成のものとすることができる。マイ
クロコンピュータ１１〜１４はそれぞれ複数のリンクユ
ニット２１を有する。各リンクユニットは、４本の一方
向信号線２３により接続され、通信インターフェイスを
構成して、ネットワーク中の別の装置に接続されている
リンクユニット２１と双方向通信を行う。図示の例にお
いては、リンクユニット２１に接続されているバス２２
にマイクロプロセッサ１５が接続される。装置のあるも
の、たとえばマイクロコンピュータ１２とディスク制御
器１８が４本の信号線２３により直接接続され、他の装
置が経路指定スイッチ２０を介して接続される。各マイ
クロコンピュータ１１，１２，１３，１４と、マイクロ
プロセッサ１５と、周辺装置１６，１７と、ディスク制
御器１８とがリンクユニット２１に関連してホスト装置
として作用する。それはホスト装置への入力と、ホスト
装置からの出力とを可能にする。各リンクユニット２１
は類似している。それの構造と動作については後で一層
詳しく説明する。各リンクユニット２１はネットワーク
中の装置対の間で双方向通信を可能にするように構成さ
れている。通信は可変長メッセージを送信するようなも
のである。それらのメッセージは一連のパケットに分割
することができる。セットをなす各信号線２３は第１の
並列伝送路を構成するデータ信号路２５およびストロー
ブ信号路２６を含む。それらの接続されているリンクユ
ニット２１の対の間で１つの向きにデータ信号路２５と
これに並行するストローブ信号路２６をそれぞれ形成す
る。第２の並列伝送路が、同じリンクユニット２１の対
の間に逆向きのデータ信号路２５とこれに並行するスト
ローブ信号路２６を形成する。メッセージは、符号化さ
れた直列ビット列により、接続されているリンクユニッ
ト２１の間をデータ信号路２５により送られる。ストロ
ーブ信号路２６上のストローブ信号は、データ信号路２
５上に受けるデータメッセージの復号に用いられる。ビ
ット列はトークンで送られる。各トークンは所定のビッ
ト長である。この特定のビット列においては２種類のト
ークン長が用いられる。最初に呼び出されるデータトー
クンはおのおの４ビット長である。各トークンの列が図
５に示されている。図５においては、トークンＮがデー
タトークンの例、次に続くトークンＮ＋１が制御トーク
ンの例である。両方の種類のトークンに対して、図５に
おけるトークンの左側に示されている第１のビット位置
はトークンのパリティビットである。第２のビット位置
は、トークンがデータトークンか、制御トークンかを示
すためのフラッグビットである。データトークンの場合
には、次の８ビット位置はメッセージにおいて求められ
る任意のデータを表すことができる。制御トークンの場
合には、始めの２ビットはデータトークンについて先に
述べたのと同じであり、最後の２ビットは制御指示を示
す。データ信号と並列に送られるストローブ信号も図５
に示されている。メッセージの部分を形成するトークン
がデータ信号路２５上を送られる時に、ストローブ信号
は、並列伝送されるデータ信号に遷移を生じないビット
境界においてのみ信号遷移を生じるように構成される。
両方の種類のトークンは所定の長さであるが、希望する
任意の数のトークンを連続して送信して１つのパケット
を形成することができる。パケットの終りは、パケット
の終りを示す制御トークンの送信によって示すことがで
きる。ある場合には、第１のメッセージの送信が終わる
前に、リンクまたは経路指定スイッチ２０が異なるメッ
セージのパケット（おそらく異なる装置対の間で送られ
る）を取り扱うことが望ましいことがある。メッセージ
をパケットで送るように構成することにより、パケット
が終わった時に１つのメッセージの送信を停止し、後で
そのメッセージの送信を１つまたは複数の後続のパケッ
トにより再開し、メッセージが終了した時にメッセージ
トークンの終りで終わらせることが可能である。これに
より複数のメッセージを１つのリンクで多重化すること
ができる。データ信号路２５にこの例に従ってトークン
を出力するために用いられるプロトコルは次の通りであ
る。
コンピュータ１１，１２，１３，１４を有する。それら
の各マイクロコンピュータは、米国特許第４６８０６９
８号明細書に示されているような単一の集積回路マイク
ロコンピュータで構成することができる。このネットワ
ークは、マイクロプロセッサ１５、周辺装置１６，１７
と、メモリディスク１９を制御するディスク制御器１８
のような他の機器をも含むことができる。このネットワ
ークは経路指定スイッチ２０も含む。この経路指定スイ
ッチはヨーロッパ特許出願公告第０４０５９９０号明細
書に示されている構成のものとすることができる。マイ
クロコンピュータ１１〜１４はそれぞれ複数のリンクユ
ニット２１を有する。各リンクユニットは、４本の一方
向信号線２３により接続され、通信インターフェイスを
構成して、ネットワーク中の別の装置に接続されている
リンクユニット２１と双方向通信を行う。図示の例にお
いては、リンクユニット２１に接続されているバス２２
にマイクロプロセッサ１５が接続される。装置のあるも
の、たとえばマイクロコンピュータ１２とディスク制御
器１８が４本の信号線２３により直接接続され、他の装
置が経路指定スイッチ２０を介して接続される。各マイ
クロコンピュータ１１，１２，１３，１４と、マイクロ
プロセッサ１５と、周辺装置１６，１７と、ディスク制
御器１８とがリンクユニット２１に関連してホスト装置
として作用する。それはホスト装置への入力と、ホスト
装置からの出力とを可能にする。各リンクユニット２１
は類似している。それの構造と動作については後で一層
詳しく説明する。各リンクユニット２１はネットワーク
中の装置対の間で双方向通信を可能にするように構成さ
れている。通信は可変長メッセージを送信するようなも
のである。それらのメッセージは一連のパケットに分割
することができる。セットをなす各信号線２３は第１の
並列伝送路を構成するデータ信号路２５およびストロー
ブ信号路２６を含む。それらの接続されているリンクユ
ニット２１の対の間で１つの向きにデータ信号路２５と
これに並行するストローブ信号路２６をそれぞれ形成す
る。第２の並列伝送路が、同じリンクユニット２１の対
の間に逆向きのデータ信号路２５とこれに並行するスト
ローブ信号路２６を形成する。メッセージは、符号化さ
れた直列ビット列により、接続されているリンクユニッ
ト２１の間をデータ信号路２５により送られる。ストロ
ーブ信号路２６上のストローブ信号は、データ信号路２
５上に受けるデータメッセージの復号に用いられる。ビ
ット列はトークンで送られる。各トークンは所定のビッ
ト長である。この特定のビット列においては２種類のト
ークン長が用いられる。最初に呼び出されるデータトー
クンはおのおの４ビット長である。各トークンの列が図
５に示されている。図５においては、トークンＮがデー
タトークンの例、次に続くトークンＮ＋１が制御トーク
ンの例である。両方の種類のトークンに対して、図５に
おけるトークンの左側に示されている第１のビット位置
はトークンのパリティビットである。第２のビット位置
は、トークンがデータトークンか、制御トークンかを示
すためのフラッグビットである。データトークンの場合
には、次の８ビット位置はメッセージにおいて求められ
る任意のデータを表すことができる。制御トークンの場
合には、始めの２ビットはデータトークンについて先に
述べたのと同じであり、最後の２ビットは制御指示を示
す。データ信号と並列に送られるストローブ信号も図５
に示されている。メッセージの部分を形成するトークン
がデータ信号路２５上を送られる時に、ストローブ信号
は、並列伝送されるデータ信号に遷移を生じないビット
境界においてのみ信号遷移を生じるように構成される。
両方の種類のトークンは所定の長さであるが、希望する
任意の数のトークンを連続して送信して１つのパケット
を形成することができる。パケットの終りは、パケット
の終りを示す制御トークンの送信によって示すことがで
きる。ある場合には、第１のメッセージの送信が終わる
前に、リンクまたは経路指定スイッチ２０が異なるメッ
セージのパケット（おそらく異なる装置対の間で送られ
る）を取り扱うことが望ましいことがある。メッセージ
をパケットで送るように構成することにより、パケット
が終わった時に１つのメッセージの送信を停止し、後で
そのメッセージの送信を１つまたは複数の後続のパケッ
トにより再開し、メッセージが終了した時にメッセージ
トークンの終りで終わらせることが可能である。これに
より複数のメッセージを１つのリンクで多重化すること
ができる。データ信号路２５にこの例に従ってトークン
を出力するために用いられるプロトコルは次の通りであ
る。
【００１９】 機 能 略記号 ビットパターン データバイト Ｐ０ＸＸＸＸＸＸＸＸ 流れ制御トークン ＦＣＴ Ｐ１００ パケットの終り ＥＯＰ Ｐ１０１ メッセージの終り ＥＯＭ Ｐ１１０ 拡 張 ＥＳＣ Ｐ１１１ データ境界合わせ ＤＡＴ ＥＳＣ Ｐ０１１ 空 き ＮＵＬＬ ＥＳＣ Ｐ１００ 予 備 ＥＳＣ Ｐ１ｘｘ
【００２０】上の表は、データバイトを送り、次に４つ
の制御トークンを流れ制御トークンの形、パケットの終
りトークンの形、メッセージの終りトークンの形、およ
び拡張トークンの形で送信するためのデータトークンに
対するビットパターンを示すものである。Ｐは各トーク
ンにおけるパリティビットを示す。データトークンは、
フラッグセットを０にする第２のビット位置を有する。
それに対して、制御トークンは１にセットされる第２の
フラッグビットを有する。拡張トークンの目的は、２つ
の連続する４ビットトークンよりなる複合制御トークン
を形成することである。拡張トークンはそれのフラッグ
によって制御トークンとして明らかにマークされ、拡張
トークンの３番目と４番目のビット位置は、後続するト
ークンが４つの制御目的のために用いられる４ビットト
ークンであって、データではないことを示す。拡張トー
クンとともに複合トークンを形成するために用いられる
次のトークンはデータ境界合わせトークンまたは空きト
ークン、あるいは予備トークンとすることができる。上
の表においては、制御トークンは２つの種類を形成す
る。拡張トークンを用いることにより形成された流れ制
御トークンと複合トークンは第１の種類をおのおの形成
する。第１の種類のそれらの制御トークンは制御目的の
ためにリンクインターフェイス自体により用いられるだ
けである。流れ制御トークンは、受信リンクにおける記
憶装置に記憶しすぎないように、１つのリンクによるト
ークンの出力速度を制御するために用いられる。データ
境界合わせトークンは、リンクにより入力されたときに
データ信号とストローブ信号の境界合わせを調整するた
めに用いられる。空きトークンは、通常、他のトークン
が送られていない時に、送られる。第２の種類の制御ト
ークンはパケットの終りトークンおよびメッセージの終
りトークンより成り、それらはデータトークンととも
に、リンクインターフェイスに接続されているホスト装
置により求められるから、それらは、同期されるハンド
シェイク装置によりホスト装置へ転送されるまで、リン
クに格納される。同様に、第１の種類の制御トークンは
リンクインターフェイス自体により発生され、第２の種
類のデータトークンと制御トークンはホスト装置により
発生されて、同期されているハンドシェイク装置を介し
てリンクへ送られる。上の表に示されている任意のトー
クン（ＤＡＴトークンを除く）がデータ信号路２５へ出
力されると、ストローブ信号路２６は、データ信号にレ
ベル変化を生じない各ビット境界における信号の遷移よ
り成る信号を出力する。ＤＡＴトークンが出力される
と、ストローブ信号は、ＤＡＴトークンのビット位置
１，２，３，４，５の後のビット境界に対する正常なビ
ット順に従うが、ビット位置６と７の後のビット境界に
おいては、それは正常の逆に従って、ビット位置６の後
はデータ信号路２５とストローブ信号路２６上において
遷移１４０ａおよび１４０ｂを同時に起こさせ、ビット
位置７の後はいずれの信号路にも遷移は生じない。これ
はビット位置６の間に両方の信号路に、境界合わせ目的
のために用いられる識別可能な１つの縁部を供給する。
これが図６に示されている。図６は、ＤＡＴトークンを
形成する複合トークンの最後の４つのビット位置を示し
ている。
の制御トークンを流れ制御トークンの形、パケットの終
りトークンの形、メッセージの終りトークンの形、およ
び拡張トークンの形で送信するためのデータトークンに
対するビットパターンを示すものである。Ｐは各トーク
ンにおけるパリティビットを示す。データトークンは、
フラッグセットを０にする第２のビット位置を有する。
それに対して、制御トークンは１にセットされる第２の
フラッグビットを有する。拡張トークンの目的は、２つ
の連続する４ビットトークンよりなる複合制御トークン
を形成することである。拡張トークンはそれのフラッグ
によって制御トークンとして明らかにマークされ、拡張
トークンの３番目と４番目のビット位置は、後続するト
ークンが４つの制御目的のために用いられる４ビットト
ークンであって、データではないことを示す。拡張トー
クンとともに複合トークンを形成するために用いられる
次のトークンはデータ境界合わせトークンまたは空きト
ークン、あるいは予備トークンとすることができる。上
の表においては、制御トークンは２つの種類を形成す
る。拡張トークンを用いることにより形成された流れ制
御トークンと複合トークンは第１の種類をおのおの形成
する。第１の種類のそれらの制御トークンは制御目的の
ためにリンクインターフェイス自体により用いられるだ
けである。流れ制御トークンは、受信リンクにおける記
憶装置に記憶しすぎないように、１つのリンクによるト
ークンの出力速度を制御するために用いられる。データ
境界合わせトークンは、リンクにより入力されたときに
データ信号とストローブ信号の境界合わせを調整するた
めに用いられる。空きトークンは、通常、他のトークン
が送られていない時に、送られる。第２の種類の制御ト
ークンはパケットの終りトークンおよびメッセージの終
りトークンより成り、それらはデータトークンととも
に、リンクインターフェイスに接続されているホスト装
置により求められるから、それらは、同期されるハンド
シェイク装置によりホスト装置へ転送されるまで、リン
クに格納される。同様に、第１の種類の制御トークンは
リンクインターフェイス自体により発生され、第２の種
類のデータトークンと制御トークンはホスト装置により
発生されて、同期されているハンドシェイク装置を介し
てリンクへ送られる。上の表に示されている任意のトー
クン（ＤＡＴトークンを除く）がデータ信号路２５へ出
力されると、ストローブ信号路２６は、データ信号にレ
ベル変化を生じない各ビット境界における信号の遷移よ
り成る信号を出力する。ＤＡＴトークンが出力される
と、ストローブ信号は、ＤＡＴトークンのビット位置
１，２，３，４，５の後のビット境界に対する正常なビ
ット順に従うが、ビット位置６と７の後のビット境界に
おいては、それは正常の逆に従って、ビット位置６の後
はデータ信号路２５とストローブ信号路２６上において
遷移１４０ａおよび１４０ｂを同時に起こさせ、ビット
位置７の後はいずれの信号路にも遷移は生じない。これ
はビット位置６の間に両方の信号路に、境界合わせ目的
のために用いられる識別可能な１つの縁部を供給する。
これが図６に示されている。図６は、ＤＡＴトークンを
形成する複合トークンの最後の４つのビット位置を示し
ている。
【００２１】次に、図２，３，４を参照してリンクイン
ターフェイスの構成を説明する。
ターフェイスの構成を説明する。
【００２２】各リンクユニット２１はリンク出力ユニッ
ト３０と、リンク入力ユニット３１と、流れ制御器３２
と、制御器３３とを有する。リンク出力ユニット３０は
図３にもっと詳しく示されている。リンク出力ユニット
を、図１のマイクロコンピュータ１１のようなホスト装
置に接続するために、ホストインターフェイス（ホスト
Ｉ／Ｆ）３４が設けられる。データの８つの並列データ
ビットを伝えるように構成されているデータバス３５に
より、ホストインターフェイス３４は、より上位のホス
トインターフェイス装置に接続される。ホスト装置との
同期されたハンドシェイク通信を行えるようにするため
に、ホストインターフェイス３４は、ホスト装置から有
効データ信号３６を受けるための入力線と、ホスト装置
からデータのバイトを受けた時に確認応答信号３７を供
給する出力線とをさらに有する。ホストインターフェイ
ス３４はクロック信号３８を入力する端子とリセット信
号３９を入力する端子をも有する。対応する入力端子に
流れ制御トークンを受けることなしに十分なトークンが
既に出力されていたとすると、データ出力を禁止するた
めにホストインターフェイス３４は流れ制御器３２から
の禁止データ信号４０を入力するための入力端子も有す
る。ホストインターフェイス３４はトークン４１も出力
端子を介して流れ制御器３２へ供給する。データはホス
ト装置からの有効データ信号と共にホストインターフェ
イス３４へ供給される。リンク出力ユニット３０がその
データを受ける用意ができると、リンク出力ユニット３
０は確認応答信号３７をホスト装置へ送ることにより合
図する。ホスト装置とリンク出力ユニット３０が異なる
クロック時間で動作しているものとすると、有効データ
信号３６と確認応答信号３７を同期させる必要がある。
インターフェイス３４により受けられたデータはデータ
レジスタ４２へロードされる。このデータレジスタ４２
内のデータは先に述べた種類のデータトークン、または
制御トークンＥＯＰあるいはＥＯＭであることがわかる
であろう。トークンを出力するためには、複数のトーク
ン要求ラッチ４３の１つをセットし、ホストインターフ
ェイス３４を介して受けられるトークンの任意のものを
送らなければならない、トークン要求ラッチ４３への入
力として入力が信号線４４へ供給される。ラッチ４３は
出力を信号線４３ａを介してインターフェイス３４へも
供給して、データトークンが送られた時を指示する。ト
ークン要求ラッチ４３はＤＡＴトークンと、ＣＴトーク
ンをそれぞれ送るための３つの入力信号４５，４６，４
７も入力される。入力信号４５と４７は制御回路３３か
ら来るが、入力信号４６は流れ制御器３２から来る。Ｆ
ＣＴがいつ送られたかを指示するために、トークン要求
ラッチ４３は出力信号４８も流れ制御器３２へ供給す
る。トークンを送るためにトークン要求ラッチ４３への
適切な入力がアサートされ、トークン要求ラッチ４３へ
供給されるクロック信号の立ち下がり緑部において信号
が有効であるとすると、適切なラッチがセットされ、ト
ークンが送られた時に入力信号４９によってリセットさ
れる。他のトークンが送られることを求められなかった
とするとＮＵＬＬトークンが送られるように、正常な動
作中はＮＵＬＬ要求は高値に保たれる。トークン要求ラ
ッチ回路４３は（４つのトークン要求がトークン優先器
５０へ、優先された４つのトークンがトークン要求ラッ
チ４３へ）８本の信号線によりトークン優先器５０に接
続され、ラッチがセットされた時にそれは信号を信号線
５１によりトークンシーケンサ５２へ常に供給する。ト
ークン優先器５０はトークン要求ラッチ４３からの出力
信号を受け、トークン要求ラッチ４３からの要求をＤＡ
Ｔ、ＦＣＴ、ＤＡＴＡ、ＮＵＬＬの順に優先順位をつけ
る。これにより、２つ以上のラッチ要求が同時に行われ
たときに制御を行うことができる。トークン優先器５０
は、どのラッチがセットされたかに応じて４つの別々の
出力（優先順位をつけられたトークン）を供給し、制御
コードＲＯＭ５０へ接続される。そのＲＯＭはデータマ
ルチプレクサとしても機能する。ＲＯＭ５３は制御コー
ドＥＳＣ、ＤＡＴ、ＦＣＴ、およびＮＵＬＬに対するビ
ットパターンによりプログラムされる。それらのトーク
ンはリンク出力ユニット３０内のみで発生される制御ト
ークンであり、他の全てのトークンはホスト装置からホ
ストインターフェイス３４を介して入力される。トーク
ン要求ラッチ４３がセットされてデータトークン（ホス
トインターフェイス３４を介して供給されたトークン）
を送るべきであることを指示したとすると、データレジ
スタ４２の内容が、出力シフトレジスタ５４に接続され
ているＲＯＭ５３の出力端子ヘゲートされる。出力は８
ビット（その内の２つだけがトークンＥＯＰとＥＯＭの
ために用いられる）と、信号線５５における制御信号ま
たはデータフラッグ信号とで構成される。これは入力信
号５６としてシーケンサ５７へも供給される。出力シフ
トレジスタ５４がデータを並列に受け、それを直列の形
で出力する。この場合には制御フラッグまたはデータフ
ラッグが８つのデータビットより先行する。出力信号は
信号線５８を介してパリティ発生器５９へ供給される。
パリティ発生器はリセット可能なラッチを含み、出力が
排他的ＯＲゲートを介して入力端子へ帰還される。パリ
ティ発生器５９はシーケンサ５７からパリティリセット
入力信号６０を受け、シーケンサ５７からパリティ出力
イネーブル入力信号を信号線６１を介して受ける。それ
により、出力シフトレジスタ５４からパリティ発生器５
９を介して供給されるトークン中の各ビットに応答する
という効果が生ずる。次のトークンの制御フラッグまた
はデータフラッグがパリティ発生器５９に入力された後
で、パリティ信号が出力される。それによりパリティビ
ットは、次の制御フラッグまたはデータフラッグを含ん
でいる最後のフラッグまたはデータフラッグ以降に出力
された「０」または「１」の数の指示を行う。
ト３０と、リンク入力ユニット３１と、流れ制御器３２
と、制御器３３とを有する。リンク出力ユニット３０は
図３にもっと詳しく示されている。リンク出力ユニット
を、図１のマイクロコンピュータ１１のようなホスト装
置に接続するために、ホストインターフェイス（ホスト
Ｉ／Ｆ）３４が設けられる。データの８つの並列データ
ビットを伝えるように構成されているデータバス３５に
より、ホストインターフェイス３４は、より上位のホス
トインターフェイス装置に接続される。ホスト装置との
同期されたハンドシェイク通信を行えるようにするため
に、ホストインターフェイス３４は、ホスト装置から有
効データ信号３６を受けるための入力線と、ホスト装置
からデータのバイトを受けた時に確認応答信号３７を供
給する出力線とをさらに有する。ホストインターフェイ
ス３４はクロック信号３８を入力する端子とリセット信
号３９を入力する端子をも有する。対応する入力端子に
流れ制御トークンを受けることなしに十分なトークンが
既に出力されていたとすると、データ出力を禁止するた
めにホストインターフェイス３４は流れ制御器３２から
の禁止データ信号４０を入力するための入力端子も有す
る。ホストインターフェイス３４はトークン４１も出力
端子を介して流れ制御器３２へ供給する。データはホス
ト装置からの有効データ信号と共にホストインターフェ
イス３４へ供給される。リンク出力ユニット３０がその
データを受ける用意ができると、リンク出力ユニット３
０は確認応答信号３７をホスト装置へ送ることにより合
図する。ホスト装置とリンク出力ユニット３０が異なる
クロック時間で動作しているものとすると、有効データ
信号３６と確認応答信号３７を同期させる必要がある。
インターフェイス３４により受けられたデータはデータ
レジスタ４２へロードされる。このデータレジスタ４２
内のデータは先に述べた種類のデータトークン、または
制御トークンＥＯＰあるいはＥＯＭであることがわかる
であろう。トークンを出力するためには、複数のトーク
ン要求ラッチ４３の１つをセットし、ホストインターフ
ェイス３４を介して受けられるトークンの任意のものを
送らなければならない、トークン要求ラッチ４３への入
力として入力が信号線４４へ供給される。ラッチ４３は
出力を信号線４３ａを介してインターフェイス３４へも
供給して、データトークンが送られた時を指示する。ト
ークン要求ラッチ４３はＤＡＴトークンと、ＣＴトーク
ンをそれぞれ送るための３つの入力信号４５，４６，４
７も入力される。入力信号４５と４７は制御回路３３か
ら来るが、入力信号４６は流れ制御器３２から来る。Ｆ
ＣＴがいつ送られたかを指示するために、トークン要求
ラッチ４３は出力信号４８も流れ制御器３２へ供給す
る。トークンを送るためにトークン要求ラッチ４３への
適切な入力がアサートされ、トークン要求ラッチ４３へ
供給されるクロック信号の立ち下がり緑部において信号
が有効であるとすると、適切なラッチがセットされ、ト
ークンが送られた時に入力信号４９によってリセットさ
れる。他のトークンが送られることを求められなかった
とするとＮＵＬＬトークンが送られるように、正常な動
作中はＮＵＬＬ要求は高値に保たれる。トークン要求ラ
ッチ回路４３は（４つのトークン要求がトークン優先器
５０へ、優先された４つのトークンがトークン要求ラッ
チ４３へ）８本の信号線によりトークン優先器５０に接
続され、ラッチがセットされた時にそれは信号を信号線
５１によりトークンシーケンサ５２へ常に供給する。ト
ークン優先器５０はトークン要求ラッチ４３からの出力
信号を受け、トークン要求ラッチ４３からの要求をＤＡ
Ｔ、ＦＣＴ、ＤＡＴＡ、ＮＵＬＬの順に優先順位をつけ
る。これにより、２つ以上のラッチ要求が同時に行われ
たときに制御を行うことができる。トークン優先器５０
は、どのラッチがセットされたかに応じて４つの別々の
出力（優先順位をつけられたトークン）を供給し、制御
コードＲＯＭ５０へ接続される。そのＲＯＭはデータマ
ルチプレクサとしても機能する。ＲＯＭ５３は制御コー
ドＥＳＣ、ＤＡＴ、ＦＣＴ、およびＮＵＬＬに対するビ
ットパターンによりプログラムされる。それらのトーク
ンはリンク出力ユニット３０内のみで発生される制御ト
ークンであり、他の全てのトークンはホスト装置からホ
ストインターフェイス３４を介して入力される。トーク
ン要求ラッチ４３がセットされてデータトークン（ホス
トインターフェイス３４を介して供給されたトークン）
を送るべきであることを指示したとすると、データレジ
スタ４２の内容が、出力シフトレジスタ５４に接続され
ているＲＯＭ５３の出力端子ヘゲートされる。出力は８
ビット（その内の２つだけがトークンＥＯＰとＥＯＭの
ために用いられる）と、信号線５５における制御信号ま
たはデータフラッグ信号とで構成される。これは入力信
号５６としてシーケンサ５７へも供給される。出力シフ
トレジスタ５４がデータを並列に受け、それを直列の形
で出力する。この場合には制御フラッグまたはデータフ
ラッグが８つのデータビットより先行する。出力信号は
信号線５８を介してパリティ発生器５９へ供給される。
パリティ発生器はリセット可能なラッチを含み、出力が
排他的ＯＲゲートを介して入力端子へ帰還される。パリ
ティ発生器５９はシーケンサ５７からパリティリセット
入力信号６０を受け、シーケンサ５７からパリティ出力
イネーブル入力信号を信号線６１を介して受ける。それ
により、出力シフトレジスタ５４からパリティ発生器５
９を介して供給されるトークン中の各ビットに応答する
という効果が生ずる。次のトークンの制御フラッグまた
はデータフラッグがパリティ発生器５９に入力された後
で、パリティ信号が出力される。それによりパリティビ
ットは、次の制御フラッグまたはデータフラッグを含ん
でいる最後のフラッグまたはデータフラッグ以降に出力
された「０」または「１」の数の指示を行う。
【００２３】各パリティビットは、次のトークンの制御
フラッグまたはデータフラッグを含んでいる１つのトー
クン中の制御フラッグまたはデータフラッグに続くビッ
トを検査する。可変長トークンを用いるここで説明して
いる装置においては、制御フラッグまたはデータフラッ
グはトークンのビット長を示す手段である。したがっ
て、パリティ検査を行うことが重要である。この検査
は、制御フラッグまたはデータフラッグに続くデータビ
ットを含んでいない制御フラッグまたはデータフラッグ
についての検査を含む。このようにして、制御フラッグ
またはデータフラッグを含んでいるビット列についての
パリティ検査が誤りを指示しないとすると、次のトーク
ンのビット長を正しく識別するものとして制御フラッグ
またはデータフラッグが受けられる。この結果として、
次のパリティ検査の実行に際して正しい数のビットが考
慮されることになる。いいかえると、次のパリティ検査
を行うのに評価すべきビットの数について不確定性がな
いように、そのトークンのデータビットより前にトーク
ンの長さを示すビットを調べなければならない。パリテ
ィ検査を行うと、パリティビットを各トークン中の既知
の位置に配置することが重要である。その既知の位置
は、トークンの長さがどのようなものであっても一定に
保たなければならないから、用いられる任意のトークン
の最短のビット長内に配置せねばならない。この理由か
ら、説明した例は各トークンの最初のビット位置にパリ
ティビットを位置させるが、そのトークンの第２のビッ
ト位置にある制御フラッグまたはデータフラッグに対し
てパリティ検査を行い、かつ、先行するトークンの制御
フラッグまたはデータフラッグに続く先行するトークン
中の全てのビットに対してパリティ検査を行う。
フラッグまたはデータフラッグを含んでいる１つのトー
クン中の制御フラッグまたはデータフラッグに続くビッ
トを検査する。可変長トークンを用いるここで説明して
いる装置においては、制御フラッグまたはデータフラッ
グはトークンのビット長を示す手段である。したがっ
て、パリティ検査を行うことが重要である。この検査
は、制御フラッグまたはデータフラッグに続くデータビ
ットを含んでいない制御フラッグまたはデータフラッグ
についての検査を含む。このようにして、制御フラッグ
またはデータフラッグを含んでいるビット列についての
パリティ検査が誤りを指示しないとすると、次のトーク
ンのビット長を正しく識別するものとして制御フラッグ
またはデータフラッグが受けられる。この結果として、
次のパリティ検査の実行に際して正しい数のビットが考
慮されることになる。いいかえると、次のパリティ検査
を行うのに評価すべきビットの数について不確定性がな
いように、そのトークンのデータビットより前にトーク
ンの長さを示すビットを調べなければならない。パリテ
ィ検査を行うと、パリティビットを各トークン中の既知
の位置に配置することが重要である。その既知の位置
は、トークンの長さがどのようなものであっても一定に
保たなければならないから、用いられる任意のトークン
の最短のビット長内に配置せねばならない。この理由か
ら、説明した例は各トークンの最初のビット位置にパリ
ティビットを位置させるが、そのトークンの第２のビッ
ト位置にある制御フラッグまたはデータフラッグに対し
てパリティ検査を行い、かつ、先行するトークンの制御
フラッグまたはデータフラッグに続く先行するトークン
中の全てのビットに対してパリティ検査を行う。
【００２４】最後の制御フラッグまたはデータフラッグ
以来のパリティ発生器５９の出力は、次のトークンの制
御フラッグまたはデータフラッグを含む。パリティ発生
器５９は信号線６１上の信号によりイネーブルとされ
て、最後のデータビットに続くパリティビット出力を持
つ出力を供給する。それによりこのパリティビットは以
後のトークンの最初のビットを形成する。パリティ発生
噐５９への出力データ／ストローブ符号器６２へと供給
される。これは下の式に従う状態マシンである。
以来のパリティ発生器５９の出力は、次のトークンの制
御フラッグまたはデータフラッグを含む。パリティ発生
器５９は信号線６１上の信号によりイネーブルとされ
て、最後のデータビットに続くパリティビット出力を持
つ出力を供給する。それによりこのパリティビットは以
後のトークンの最初のビットを形成する。パリティ発生
噐５９への出力データ／ストローブ符号器６２へと供給
される。これは下の式に従う状態マシンである。
【００２５】 Ｄａｔａ（０）＝０にリセットすると、ｓｔｒｏｂｅ
（０）＝０ Ｓｔｒｏｂｅ（ｎ＋１）＝Ｓｔｒｏｂｅ（ｎ） ＥＸＯ
Ｒ ＮＯＴ（Ｄａｔａ（ｎ＋１） ＥＸＯＲ Ｄａｔａ
（ｎ） ＥＸＯＲ ＩｎｖｅｒｔＳｔｒｏｂｅ） ＩｎｖｅｒｔＳｔｒｏｂｅ信号は通常は０である。それ
はデータ境界合わせトークン中の特殊ビット中にアサー
トされるだけである。
（０）＝０ Ｓｔｒｏｂｅ（ｎ＋１）＝Ｓｔｒｏｂｅ（ｎ） ＥＸＯ
Ｒ ＮＯＴ（Ｄａｔａ（ｎ＋１） ＥＸＯＲ Ｄａｔａ
（ｎ） ＥＸＯＲ ＩｎｖｅｒｔＳｔｒｏｂｅ） ＩｎｖｅｒｔＳｔｒｏｂｅ信号は通常は０である。それ
はデータ境界合わせトークン中の特殊ビット中にアサー
トされるだけである。
【００２６】データ／ストローブ符号器６２はシーケン
サ５７から信号線６３を介して供給される入力により可
能状態にされて、ＤＡＴトークンを送るべきときにＤＡ
Ｔ発生器（データ境界合わせトークン発生器）６５から
反転ストローブ入力信号６４を受ける。正常な動作にお
いては、データ／ストローブ符号器６２はパリティ発生
器５９から受けたビット列に応答して、ストローブ信号
を出力データ信号２５と並列に発生する。それらの出力
信号は、出力リンクへのクロックによりクロックされる
出力ドライバ６７，６８を介してそれぞれ供給される。
出力ドライバ６７，６８は同一構成のものであり、同時
にクロックしてデータ信号とストローブ信号の間のくい
ちがいを最小にする。データ／ストローブ符号器６２の
作用は、トークン以外の任意のトークンが出力されてい
るときに、並列関係にあるデータ信号路２５上のデータ
信号に遷移を生じないビット境界だけにストローブ信号
路２６上の信号に遷移が生じるように、データ信号と並
列にストローブ信号を供給することである。典型的なデ
ータ信号とストローブ信号の波形図が図５に示されてい
る。シーケンサ５７は、出力シフトレジスタ５４と、パ
リティ発生器５９と、データ／ストローブ符号器６２
と、トークンシーケンサ５２とへストローブ信号を供給
する状態マシンである。トークン要求ラッチ４３がセッ
トされたのに応じて、トークンシーケンサ５２から入力
端子７０に加えられたスタート信号により起動させられ
ると、シーケンサ５７は信号線７１における入力信号に
よりトークンを出力シフトレジスタ５４にラッチされた
後で、シーケンサ５７は入力信号を信号線７２へ供給し
て、出力シフトレジスタ５４へフラッグセットとデータ
ビットを信号線５８に沿ってパリティ発生器５９を介し
て直列にシフトさせる。出力シフトレジスタ５４からシ
フトされるビットの数を制御するように、シーケンサ５
７は、トークンが４ビットのトークンであるか、１０ビ
ットのトークンであるかを示す入力信号を信号線５６に
受ける。そのトークンに対する適切な数のビットが送ら
れると、シーケンサ５７は出力信号を信号線７４を介し
てトークンシーケンサ５２へ供給し、それ以上のトーク
ンを今送ることができることを示す。トークン優先器５
０が最高優先順位のトークンを計算すると同時に、送る
べきトークンがあることをトークン要求ラッチ４３がト
ークンシーケンサ５２へ信号線５１を介して知らせるよ
うに、トークンシーケンサ５２は信号線７４上の信号の
後でイネーブル信号を信号線７５を介してトークン優先
器５０へ供給する。これはトークンを送ることができる
ようにするために、トークン優先器５０の出力信号を保
持することをトークンシーケンサ５２に信号線７５を介
してトークン優先器５０へ合図させる（イネーブル）。
トークンシーケンサ５２は各トークンの送りを制御する
状態マシンである。トークンシーケンサ５２の動作サイ
クルはトークン要求ラッチ４３から信号線５１を介して
供給される任意の出力により開始される。セットされた
トークン要求ラッチ４３がＥＳＣトークンを求めること
をトークン優先器５０が示すとすると、信号が信号線７
６を介してトークンシーケンサ５２へ供給される。トー
クンシーケンサ５２は出力を信号線７２を介してＲＯＭ
５３へ供給する。それから、トークンシーケンサ５２は
拡張トークンを送ることを信号線７０を介してシーケン
サ５７へ知らせる。それからシーケンサ５７は、トーク
ンが送られたことを信号線７４を介してトークンシーケ
ンサ５２へ知らせる。次にトークンシーケンサ５２は送
りＥＳＣトークン信号７７を除去し、第２の４ビットト
ークンを送ることをシーケンサ５７へ知らせる。それか
らシーケンサ５７は第２の４ビットトークンを送り、そ
の後でトークンシーケンサ５２へ知らせる。次にトーク
ンシーケンサ５２は信号線４９上の信号によってトーク
ン要求ラッチ４３をリセットする。リンク入力端子にお
けるデータ信号とストローブ信号の境界合わせを行える
ようにするために、ＤＡＴトークンを送ることができ、
それらはＤＡＴ発生器（データ境界合わせトークン発生
器）６５を用いることにより信号線２５と２６から特殊
な出力を生ずる。送るべきトークンがＤＡＴトークンで
ある時にシーケンサ５７は入力信号７９をＲＯＭ５３か
ら受ける。信号線７９上の信号は、ＤＡＴトークンを他
のトークンから識別するためにシーケンサ５７によって
用いられる。ＤＡＴに対しては、シーケンサ５７はＣ／
Ｄフラッグ５６が「０」のときに１０ビットトークンで
はなくて４ビットを送り、第２の４ビットトークンのス
タート時にＤＡＴ発生器６５へ信号線７３を介して知ら
せる。それから、次のトークンへ進む前に、シーケンサ
５７はＤＡＴ発生器６５から信号線８０を介して送られ
る応答を待つ。次にＤＡＴ発生器６５は、データ／スト
ローブ符号器６２へ線６４を介して供給される反転スト
ローブ信号の結果として、ＥＳＣトークンに続くトーク
ンの第３のビット中にストローブ信号を反転する。さら
に、データ信号路２５とストローブ信号路２６上の出力
が一定の状態で保持されるように、トークンに続くある
数のビット期間中はシーケンサ５７の動作を禁止するた
めに、ＤＡＴ発生器６５はＷＡＩＴ信号を信号線８０へ
供給する。
サ５７から信号線６３を介して供給される入力により可
能状態にされて、ＤＡＴトークンを送るべきときにＤＡ
Ｔ発生器（データ境界合わせトークン発生器）６５から
反転ストローブ入力信号６４を受ける。正常な動作にお
いては、データ／ストローブ符号器６２はパリティ発生
器５９から受けたビット列に応答して、ストローブ信号
を出力データ信号２５と並列に発生する。それらの出力
信号は、出力リンクへのクロックによりクロックされる
出力ドライバ６７，６８を介してそれぞれ供給される。
出力ドライバ６７，６８は同一構成のものであり、同時
にクロックしてデータ信号とストローブ信号の間のくい
ちがいを最小にする。データ／ストローブ符号器６２の
作用は、トークン以外の任意のトークンが出力されてい
るときに、並列関係にあるデータ信号路２５上のデータ
信号に遷移を生じないビット境界だけにストローブ信号
路２６上の信号に遷移が生じるように、データ信号と並
列にストローブ信号を供給することである。典型的なデ
ータ信号とストローブ信号の波形図が図５に示されてい
る。シーケンサ５７は、出力シフトレジスタ５４と、パ
リティ発生器５９と、データ／ストローブ符号器６２
と、トークンシーケンサ５２とへストローブ信号を供給
する状態マシンである。トークン要求ラッチ４３がセッ
トされたのに応じて、トークンシーケンサ５２から入力
端子７０に加えられたスタート信号により起動させられ
ると、シーケンサ５７は信号線７１における入力信号に
よりトークンを出力シフトレジスタ５４にラッチされた
後で、シーケンサ５７は入力信号を信号線７２へ供給し
て、出力シフトレジスタ５４へフラッグセットとデータ
ビットを信号線５８に沿ってパリティ発生器５９を介し
て直列にシフトさせる。出力シフトレジスタ５４からシ
フトされるビットの数を制御するように、シーケンサ５
７は、トークンが４ビットのトークンであるか、１０ビ
ットのトークンであるかを示す入力信号を信号線５６に
受ける。そのトークンに対する適切な数のビットが送ら
れると、シーケンサ５７は出力信号を信号線７４を介し
てトークンシーケンサ５２へ供給し、それ以上のトーク
ンを今送ることができることを示す。トークン優先器５
０が最高優先順位のトークンを計算すると同時に、送る
べきトークンがあることをトークン要求ラッチ４３がト
ークンシーケンサ５２へ信号線５１を介して知らせるよ
うに、トークンシーケンサ５２は信号線７４上の信号の
後でイネーブル信号を信号線７５を介してトークン優先
器５０へ供給する。これはトークンを送ることができる
ようにするために、トークン優先器５０の出力信号を保
持することをトークンシーケンサ５２に信号線７５を介
してトークン優先器５０へ合図させる（イネーブル）。
トークンシーケンサ５２は各トークンの送りを制御する
状態マシンである。トークンシーケンサ５２の動作サイ
クルはトークン要求ラッチ４３から信号線５１を介して
供給される任意の出力により開始される。セットされた
トークン要求ラッチ４３がＥＳＣトークンを求めること
をトークン優先器５０が示すとすると、信号が信号線７
６を介してトークンシーケンサ５２へ供給される。トー
クンシーケンサ５２は出力を信号線７２を介してＲＯＭ
５３へ供給する。それから、トークンシーケンサ５２は
拡張トークンを送ることを信号線７０を介してシーケン
サ５７へ知らせる。それからシーケンサ５７は、トーク
ンが送られたことを信号線７４を介してトークンシーケ
ンサ５２へ知らせる。次にトークンシーケンサ５２は送
りＥＳＣトークン信号７７を除去し、第２の４ビットト
ークンを送ることをシーケンサ５７へ知らせる。それか
らシーケンサ５７は第２の４ビットトークンを送り、そ
の後でトークンシーケンサ５２へ知らせる。次にトーク
ンシーケンサ５２は信号線４９上の信号によってトーク
ン要求ラッチ４３をリセットする。リンク入力端子にお
けるデータ信号とストローブ信号の境界合わせを行える
ようにするために、ＤＡＴトークンを送ることができ、
それらはＤＡＴ発生器（データ境界合わせトークン発生
器）６５を用いることにより信号線２５と２６から特殊
な出力を生ずる。送るべきトークンがＤＡＴトークンで
ある時にシーケンサ５７は入力信号７９をＲＯＭ５３か
ら受ける。信号線７９上の信号は、ＤＡＴトークンを他
のトークンから識別するためにシーケンサ５７によって
用いられる。ＤＡＴに対しては、シーケンサ５７はＣ／
Ｄフラッグ５６が「０」のときに１０ビットトークンで
はなくて４ビットを送り、第２の４ビットトークンのス
タート時にＤＡＴ発生器６５へ信号線７３を介して知ら
せる。それから、次のトークンへ進む前に、シーケンサ
５７はＤＡＴ発生器６５から信号線８０を介して送られ
る応答を待つ。次にＤＡＴ発生器６５は、データ／スト
ローブ符号器６２へ線６４を介して供給される反転スト
ローブ信号の結果として、ＥＳＣトークンに続くトーク
ンの第３のビット中にストローブ信号を反転する。さら
に、データ信号路２５とストローブ信号路２６上の出力
が一定の状態で保持されるように、トークンに続くある
数のビット期間中はシーケンサ５７の動作を禁止するた
めに、ＤＡＴ発生器６５はＷＡＩＴ信号を信号線８０へ
供給する。
【００２７】データトークン、ＥＯＰトークン、または
ＥＯＭトークンがリンクにより出力されるときは、信号
が信号線４１と８分の１分割器８１を介して、流れ制御
器３２内の出力トークンカウンタ８２へ供給される。出
力トークンカウンタ８２は、ＦＣＴトークンが出力を受
けるリンクインターフェイスからリンク入力により受け
られるまで、リンクにより出力することができるトーク
ンの数を制限する機能を有する。これは、受けるリンク
インターフェイス中の記憶装置が、多すぎるトークン出
力を受けることによってあふれることを阻止する。リン
ク入力端子でＦＣＴトークンが受けられると出力トーク
ンカウンタ８２のカウントは常に増加させられ、リンク
出力により８つのトークンが送られ後で、信号線４１上
の信号が出力トークンカウンタ８２のカウントを常に減
少させる。出力トークンカウンタ８２のカウントが零に
なると、ホストインターフェイス３４からのデータのそ
れ以上の出力を禁止するように、出力が信号線４０と同
期器８３を介して常に供給される。このようにして、出
力トークンカウンタ８２は、リンクの他端におけるリン
ク入力端子で利用可能なバッファ空間を指示し、出力さ
れる各トークンで空間の数がカウントダウンされ、ＦＣ
Ｔトークンを受けたときに「８」だけ増加させられる。
ＥＯＭトークンがリンクにより出力されるときは、信号
が信号線４１と８分の１分割器８１を介して、流れ制御
器３２内の出力トークンカウンタ８２へ供給される。出
力トークンカウンタ８２は、ＦＣＴトークンが出力を受
けるリンクインターフェイスからリンク入力により受け
られるまで、リンクにより出力することができるトーク
ンの数を制限する機能を有する。これは、受けるリンク
インターフェイス中の記憶装置が、多すぎるトークン出
力を受けることによってあふれることを阻止する。リン
ク入力端子でＦＣＴトークンが受けられると出力トーク
ンカウンタ８２のカウントは常に増加させられ、リンク
出力により８つのトークンが送られ後で、信号線４１上
の信号が出力トークンカウンタ８２のカウントを常に減
少させる。出力トークンカウンタ８２のカウントが零に
なると、ホストインターフェイス３４からのデータのそ
れ以上の出力を禁止するように、出力が信号線４０と同
期器８３を介して常に供給される。このようにして、出
力トークンカウンタ８２は、リンクの他端におけるリン
ク入力端子で利用可能なバッファ空間を指示し、出力さ
れる各トークンで空間の数がカウントダウンされ、ＦＣ
Ｔトークンを受けたときに「８」だけ増加させられる。
【００２８】図３に示されているリンク出力中のすべて
のユニットはリセット入力を有し、リンクインターフェ
イスの出力回路に対して供給されるクロックからクロッ
クパルスを受ける。
のユニットはリセット入力を有し、リンクインターフェ
イスの出力回路に対して供給されるクロックからクロッ
クパルスを受ける。
【００２９】入力回路と流れ制御器３２は図４に一層詳
しく説明されている。リンク入力ユニット３１は信号路
２５と２６を介して供給されるデータ信号とストローブ
信号により完全にクロックされる。信号が遅延ユニット
９０、９１を介してぞれぞれ入力される。遅延ユニット
９０、９１の遅延時間は遅延調節器９２によって調節す
ることができる。それから、データ立ち上がり緑部検出
器９５と、データ立ち下がり緑部検出器９６と、ストロ
ーブ立ち上がり緑部検出器９７と、ストローブ立ち下が
り緑部検出器９８とを用いることによりデータ信号とス
トローブ信号が検出される。緑部が検出されると、アー
ビタ９９に接続されている信号線における出力がアサー
トされる。ビット遅延ユニット１００から供給される４
つの信号によりそれらの縁部検出器はリセットされる。
ビット遅延ユニット１００はアービタ９９からの出力信
号に応答して、求められているビット遅延の後で緑部検
出器９５ないし９８をリセットする。アービタ９９は４
つの緑部検出器９５〜９８からの出力信号を入力し、そ
れらを１度に１つずつ出力させるようにそれらの入力を
並べる。アービタ９９はデータ／クロック抽出器１０１
へ加えられる４つの出力信号を有する。任意の１つの時
刻にはただ１つの出力が高レベルで、これがアサートさ
れた最初の入力に対応するように、４つの出力信号は制
御される。データ／クロック抽出器１０１はアービタ９
９や予備緑部検出器に組み合わされて、データ信号路２
５とストローブ信号路２６上の信号を比較し、データ出
力１０２とクロック信号１０３を供給するようにデータ
を復号する。データ／クロック抽出器１０１はラッチを
含む。このラッチはアービタ９９からの立ち下がりデー
タ出力によってリセットされる。ラッチの出力は回復さ
れたデータ信号であって、残りのリンク入力をクロック
するために、クロック信号１０３は、復号によって回復
されたビット率の半分で動作する。アービタ９９から新
しい出力信号が受けられるたびに、データ／クロック抽
出器１０１内のラッチの出力がフリップされる。復号器
を正しく機能させ、データ信号とストローブ信号をビッ
ト期間内で位置合わせさせるために、遅延ユニット９
０，９１が設けられる。この位置合わせを行えるように
するために、接続されているリンクインターフェイスの
出力回路によりＤＡＴトークンが送られる。それらはデ
ータ信号路２５とストローブ信号路２６において同時に
遷移させる。トークンは入力により復号され、データ信
号がストローブ信号により先か、後かに応じて、２つの
結果のうちの１つを生ずる。データトークンはＰＯ１１
として出力されるが、ストローブがデータより先であれ
ば（遅れストローブ）トークンをＰＯ１１として入力さ
せ、データがストローブより先であれば（遅れデータ）
トークンをＰ００１として入力させる。図７は、データ
信号ストローブ信号に対して遅れて入力させられるよう
なデータトークンの最後の４ビットに対する位置を示
す。したがって立ち下がり緑部１４０ｂは立ち上がり緑
部１４０ａよりも進む。これはいずれかの信号路におけ
る遷移の後でデータ信号路２５上の信号レベルを決定す
ることによって、Ｐ００１として復号される。それらの
遅延ユニット９０，９１がリセットされると、それらの
遅延ユニット９０，９１は最短遅延にセットされる。遅
延ストローブトークンが受けられるとストローブ信号路
２６における、遅延ユニット９１の遅延が既に零でなけ
れば、その遅延は小さい固定量だけ短くされる。遅延が
零である場合には、データ信号路２５における遅延ユニ
ット９０の遅延が長くされる。遅延データ信号を受ける
と、これとは逆の結果が生ずる。このようにして、遅延
ユニット９０，９１の少なくとも一方の遅延が常に最短
である。
しく説明されている。リンク入力ユニット３１は信号路
２５と２６を介して供給されるデータ信号とストローブ
信号により完全にクロックされる。信号が遅延ユニット
９０、９１を介してぞれぞれ入力される。遅延ユニット
９０、９１の遅延時間は遅延調節器９２によって調節す
ることができる。それから、データ立ち上がり緑部検出
器９５と、データ立ち下がり緑部検出器９６と、ストロ
ーブ立ち上がり緑部検出器９７と、ストローブ立ち下が
り緑部検出器９８とを用いることによりデータ信号とス
トローブ信号が検出される。緑部が検出されると、アー
ビタ９９に接続されている信号線における出力がアサー
トされる。ビット遅延ユニット１００から供給される４
つの信号によりそれらの縁部検出器はリセットされる。
ビット遅延ユニット１００はアービタ９９からの出力信
号に応答して、求められているビット遅延の後で緑部検
出器９５ないし９８をリセットする。アービタ９９は４
つの緑部検出器９５〜９８からの出力信号を入力し、そ
れらを１度に１つずつ出力させるようにそれらの入力を
並べる。アービタ９９はデータ／クロック抽出器１０１
へ加えられる４つの出力信号を有する。任意の１つの時
刻にはただ１つの出力が高レベルで、これがアサートさ
れた最初の入力に対応するように、４つの出力信号は制
御される。データ／クロック抽出器１０１はアービタ９
９や予備緑部検出器に組み合わされて、データ信号路２
５とストローブ信号路２６上の信号を比較し、データ出
力１０２とクロック信号１０３を供給するようにデータ
を復号する。データ／クロック抽出器１０１はラッチを
含む。このラッチはアービタ９９からの立ち下がりデー
タ出力によってリセットされる。ラッチの出力は回復さ
れたデータ信号であって、残りのリンク入力をクロック
するために、クロック信号１０３は、復号によって回復
されたビット率の半分で動作する。アービタ９９から新
しい出力信号が受けられるたびに、データ／クロック抽
出器１０１内のラッチの出力がフリップされる。復号器
を正しく機能させ、データ信号とストローブ信号をビッ
ト期間内で位置合わせさせるために、遅延ユニット９
０，９１が設けられる。この位置合わせを行えるように
するために、接続されているリンクインターフェイスの
出力回路によりＤＡＴトークンが送られる。それらはデ
ータ信号路２５とストローブ信号路２６において同時に
遷移させる。トークンは入力により復号され、データ信
号がストローブ信号により先か、後かに応じて、２つの
結果のうちの１つを生ずる。データトークンはＰＯ１１
として出力されるが、ストローブがデータより先であれ
ば（遅れストローブ）トークンをＰＯ１１として入力さ
せ、データがストローブより先であれば（遅れデータ）
トークンをＰ００１として入力させる。図７は、データ
信号ストローブ信号に対して遅れて入力させられるよう
なデータトークンの最後の４ビットに対する位置を示
す。したがって立ち下がり緑部１４０ｂは立ち上がり緑
部１４０ａよりも進む。これはいずれかの信号路におけ
る遷移の後でデータ信号路２５上の信号レベルを決定す
ることによって、Ｐ００１として復号される。それらの
遅延ユニット９０，９１がリセットされると、それらの
遅延ユニット９０，９１は最短遅延にセットされる。遅
延ストローブトークンが受けられるとストローブ信号路
２６における、遅延ユニット９１の遅延が既に零でなけ
れば、その遅延は小さい固定量だけ短くされる。遅延が
零である場合には、データ信号路２５における遅延ユニ
ット９０の遅延が長くされる。遅延データ信号を受ける
と、これとは逆の結果が生ずる。このようにして、遅延
ユニット９０，９１の少なくとも一方の遅延が常に最短
である。
【００３０】データ信号１０２とクロック信号１０３
は、パリティ検査器１０５とトークン同期器１０６と入
力シフトレジスタ１０７とに入力される。入力シフトレ
ジスタ１０７は２つのマスタラッチ−スレイブラッチ列
で構成される。一方のラッチ列はクロックの立ち下がり
緑部でクロックされる。トークン同期器１０６は各トー
クンの第２のビット位置における制御／データフラッグ
を取り出し、そのトークンに対する適切なビット数をカ
ウントする。そのビット数は、トークンがデータトーク
ンであるか、制御トークンであるかに応じて、４または
１０である。それはストローブ信号線１０８ａへ供給し
て、入力シフトレジスタ１０７からの４ビットトークン
をトークン入力レジスタ１０９に保持させるとともに、
信号線１０８ｂへストローブ信号を供給して、入力シフ
トレジスタ１０７からの１０ビットトークンをトークン
入力レジスタ１０９に保持させ、さらに、パリティ検査
器１０５が各トークンの初めにおいてパリティビットを
識別し、そのパリティビットを、以前のトークンの最後
の制御フラッグまたはデータフラッグから信号線１０２
へ送られたビットの数と比較する。パリティ誤りが生ず
ると出力信号が信号線１１１へ供給される。この出力信
号は入力線１１２を介してトークン同期器１０６へ帰還
されて入力を停止させる。パリティ誤りの検出を用いて
警報灯を点灯させたり、装置の動作を停止させたりする
ことにより誤りから回復させる。
は、パリティ検査器１０５とトークン同期器１０６と入
力シフトレジスタ１０７とに入力される。入力シフトレ
ジスタ１０７は２つのマスタラッチ−スレイブラッチ列
で構成される。一方のラッチ列はクロックの立ち下がり
緑部でクロックされる。トークン同期器１０６は各トー
クンの第２のビット位置における制御／データフラッグ
を取り出し、そのトークンに対する適切なビット数をカ
ウントする。そのビット数は、トークンがデータトーク
ンであるか、制御トークンであるかに応じて、４または
１０である。それはストローブ信号線１０８ａへ供給し
て、入力シフトレジスタ１０７からの４ビットトークン
をトークン入力レジスタ１０９に保持させるとともに、
信号線１０８ｂへストローブ信号を供給して、入力シフ
トレジスタ１０７からの１０ビットトークンをトークン
入力レジスタ１０９に保持させ、さらに、パリティ検査
器１０５が各トークンの初めにおいてパリティビットを
識別し、そのパリティビットを、以前のトークンの最後
の制御フラッグまたはデータフラッグから信号線１０２
へ送られたビットの数と比較する。パリティ誤りが生ず
ると出力信号が信号線１１１へ供給される。この出力信
号は入力線１１２を介してトークン同期器１０６へ帰還
されて入力を停止させる。パリティ誤りの検出を用いて
警報灯を点灯させたり、装置の動作を停止させたりする
ことにより誤りから回復させる。
【００３１】完全なトークンが入力シフトレジスタ１０
７へ桁送りされると、トークン同期器１０６はそのトー
クンに対する正しいビット数をカウントし、それから内
容をトークン入力レジスタ１０９に保持させる。次に、
トークン有効信号がトークン同期器１０６から信号線１
１２を介して制御コード検出器１１３へ供給される。こ
の制御コード検出器１１３はトークン入力レジスタ１０
９からトークンを受け、リンクで使用するトークンであ
るそれらのトークンのビットパターンを識別する。それ
らのトークンはＮＵＬＬ、ＦＣＴ、ＤＡＴおよびＥＳＣ
である。データトークン、ＥＯＰトークンまたはＥＯＭ
トークンのような他の任意のトークンが、制御コード検
出器１１３から信号１１３ａの制御の下に、制御コード
検出器１１３から信号線１１５を介して入力ＦＩＦＯ１
１６へ書き込まれる。制御コード検出器１１３からトー
クン同期器１０６へ供給される信号１１３ｂが、ＥＳＣ
トークンが受けられた時を示す。これは、以後のトーク
ンの長さを決定するためにトークン同期器１０６によっ
て求められる。制御コード検出器１１３がＦＣＴトーク
ンを検出すると、それは出力信号を信号線１１７を介し
て出力トークンカウンタ８２へ供給する。これは、受け
ているリンクがより多くのトークンを受ける用意が今で
きていることを示す（この例においては、各流れ制御ト
ークンは、受けるリンクが今はもう８個のトークンを受
けることができることを示す）。したがって、信号線１
１７における信号は出力トークンカウンタ８２のカウン
トを増加させて、禁止出力信号が信号線４０へ供給され
ないようにする。
７へ桁送りされると、トークン同期器１０６はそのトー
クンに対する正しいビット数をカウントし、それから内
容をトークン入力レジスタ１０９に保持させる。次に、
トークン有効信号がトークン同期器１０６から信号線１
１２を介して制御コード検出器１１３へ供給される。こ
の制御コード検出器１１３はトークン入力レジスタ１０
９からトークンを受け、リンクで使用するトークンであ
るそれらのトークンのビットパターンを識別する。それ
らのトークンはＮＵＬＬ、ＦＣＴ、ＤＡＴおよびＥＳＣ
である。データトークン、ＥＯＰトークンまたはＥＯＭ
トークンのような他の任意のトークンが、制御コード検
出器１１３から信号１１３ａの制御の下に、制御コード
検出器１１３から信号線１１５を介して入力ＦＩＦＯ１
１６へ書き込まれる。制御コード検出器１１３からトー
クン同期器１０６へ供給される信号１１３ｂが、ＥＳＣ
トークンが受けられた時を示す。これは、以後のトーク
ンの長さを決定するためにトークン同期器１０６によっ
て求められる。制御コード検出器１１３がＦＣＴトーク
ンを検出すると、それは出力信号を信号線１１７を介し
て出力トークンカウンタ８２へ供給する。これは、受け
ているリンクがより多くのトークンを受ける用意が今で
きていることを示す（この例においては、各流れ制御ト
ークンは、受けるリンクが今はもう８個のトークンを受
けることができることを示す）。したがって、信号線１
１７における信号は出力トークンカウンタ８２のカウン
トを増加させて、禁止出力信号が信号線４０へ供給され
ないようにする。
【００３２】入力ＦＩＦＯ１１６は、この例においては
８つのトークンをバッファすることができるようにする
記憶装置である。帯域幅を広くするために、この例にお
いては、このバッファ作用を１６個のトークンまで増加
することができる。入力ＦＩＦＯ１１６はメッセージを
受けるホスト装置に対してインターフェイスとして機能
し、出力信号をバス１２４を介してホスト装置へ出力
し、かつ有効データを信号線１２５へ供給する。入力Ｆ
ＩＦＯ１１６からホスト装置へのデータの転送は同期さ
せられているハンドシェイクオペレーションで行われ、
ホスト装置がデータを受けたときに確認応答信号が信号
線１２６を介して入力ＦＩＦＯ１１６へ供給される。ホ
スト装置がトークンを受けたことの確認応答をすると、
そのトークンが除かれたことによって入力ＦＩＦＯ１１
６はさらに空間を持つことになることが確認され、信号
が信号線１２７を介して流れ制御器３２へ供給される。
信号線１２７上の信号は８分の１分割器１２８を通って
入力トークンカウンタ１２９へ供給される。この入力ト
ークンカウンタ１２９は、リンクからホスト装置へ入力
されるにつれてトークンをカウントする。８個のトーク
ンが８分の１分割器１２８によりカウントされると、入
力トークンカウンタ１２９のカウントが増加させられ
る。この入力トークンカウンタ１２９は零に等しいカウ
ント検出器を有する。この検出器は同期器１３０によっ
てリンク出力クロックに同期させられて、信号を信号線
４６へ供給し、ＦＣＴトークンを送ることを要求する。
入力トークンカウンタ１２９はホストインターフェイス
３４から入力信号を信号線４１を介して受けて、ＦＣＴ
トークンが送られたことを確かめることにより入力トー
クンカウンタ１２９のカウントを減少させる。
８つのトークンをバッファすることができるようにする
記憶装置である。帯域幅を広くするために、この例にお
いては、このバッファ作用を１６個のトークンまで増加
することができる。入力ＦＩＦＯ１１６はメッセージを
受けるホスト装置に対してインターフェイスとして機能
し、出力信号をバス１２４を介してホスト装置へ出力
し、かつ有効データを信号線１２５へ供給する。入力Ｆ
ＩＦＯ１１６からホスト装置へのデータの転送は同期さ
せられているハンドシェイクオペレーションで行われ、
ホスト装置がデータを受けたときに確認応答信号が信号
線１２６を介して入力ＦＩＦＯ１１６へ供給される。ホ
スト装置がトークンを受けたことの確認応答をすると、
そのトークンが除かれたことによって入力ＦＩＦＯ１１
６はさらに空間を持つことになることが確認され、信号
が信号線１２７を介して流れ制御器３２へ供給される。
信号線１２７上の信号は８分の１分割器１２８を通って
入力トークンカウンタ１２９へ供給される。この入力ト
ークンカウンタ１２９は、リンクからホスト装置へ入力
されるにつれてトークンをカウントする。８個のトーク
ンが８分の１分割器１２８によりカウントされると、入
力トークンカウンタ１２９のカウントが増加させられ
る。この入力トークンカウンタ１２９は零に等しいカウ
ント検出器を有する。この検出器は同期器１３０によっ
てリンク出力クロックに同期させられて、信号を信号線
４６へ供給し、ＦＣＴトークンを送ることを要求する。
入力トークンカウンタ１２９はホストインターフェイス
３４から入力信号を信号線４１を介して受けて、ＦＣＴ
トークンが送られたことを確かめることにより入力トー
クンカウンタ１２９のカウントを減少させる。
【００３３】入力ＦＩＦＯ１１６から信号線１２５へ供
給される信号は、入力ＦＩＦＯ１１６が空ではないこと
を指示するために用いられ、この信号は入力同期器１３
１によってホストクロックに同期させられる。信号線１
２６における確認応答信号はリンク入力信号３１に同期
させる必要はない。
給される信号は、入力ＦＩＦＯ１１６が空ではないこと
を指示するために用いられ、この信号は入力同期器１３
１によってホストクロックに同期させられる。信号線１
２６における確認応答信号はリンク入力信号３１に同期
させる必要はない。
【００３４】制御コード検出器１１３が、データ信号が
ストローブ信号より先であると生ずるＰＯＯ１としてＤ
ＡＴトークンを検出したとすると、制御コード検出器１
１３は反転パリティ信号を信号線１０４を介してパリテ
ィ検査器１０５へ供給する。その理由は，ＤＡＴトーク
ンの入力の変化がトークンの出力に関してパリティ誤り
を生じさせ、このパリティ反転はパリティ検査を依然と
して有効であることを許すからである。
ストローブ信号より先であると生ずるＰＯＯ１としてＤ
ＡＴトークンを検出したとすると、制御コード検出器１
１３は反転パリティ信号を信号線１０４を介してパリテ
ィ検査器１０５へ供給する。その理由は，ＤＡＴトーク
ンの入力の変化がトークンの出力に関してパリティ誤り
を生じさせ、このパリティ反転はパリティ検査を依然と
して有効であることを許すからである。
【００３５】以上説明した装置により、ネットワーク中
の通信装置の間に簡単な高速インターフェイスが得られ
ることが分かるであろう。このインターフェイスにより
メッセージを可変長パケットで送信することができる。
このインターフェイスは制御トークンとデータトークン
を送る性能を有する。それらの制御トークンは、接続さ
れている２つのリンクの間の流れを制御するため、およ
びリンク自体内のオペレーションを制御するために用い
られる。データ信号と、データ信号に遷移が生じないビ
ット境界においてのみ遷移を有するストローブ信号とを
使用すると、トークンを復号する時に高いビット周波数
における動作が改善される。ＤＡＴトークンを用いるこ
とにより、データ信号とストローブ信号の自動的な位置
合わせを行うことができ、２ビットの期間より長い大き
な位置の不一致を考慮するために、いくつかの位置合わ
せトークンをより低い速度で送り、動作速度へ予備的に
位置合わせスイッチングを行い、それ以上のＤＡＴトー
クンを送って高い動作速度で位置合わせを行った後で、
装置を動作させることができる。さらに、高速で動作す
るときに適切な検査を行うのに、各トークンにパリティ
ビットを設けることが特に有利である。各パリティビッ
トは各トークン中の固定されている位置に設けられる。
その位置は各トークン中の最初のビットである。各トー
クンにおけるパリティビットは先行するトークンの検査
を行い、送られて、最後のフラッグまたは制御フラッグ
を含んでいるビットの数を指示する。
の通信装置の間に簡単な高速インターフェイスが得られ
ることが分かるであろう。このインターフェイスにより
メッセージを可変長パケットで送信することができる。
このインターフェイスは制御トークンとデータトークン
を送る性能を有する。それらの制御トークンは、接続さ
れている２つのリンクの間の流れを制御するため、およ
びリンク自体内のオペレーションを制御するために用い
られる。データ信号と、データ信号に遷移が生じないビ
ット境界においてのみ遷移を有するストローブ信号とを
使用すると、トークンを復号する時に高いビット周波数
における動作が改善される。ＤＡＴトークンを用いるこ
とにより、データ信号とストローブ信号の自動的な位置
合わせを行うことができ、２ビットの期間より長い大き
な位置の不一致を考慮するために、いくつかの位置合わ
せトークンをより低い速度で送り、動作速度へ予備的に
位置合わせスイッチングを行い、それ以上のＤＡＴトー
クンを送って高い動作速度で位置合わせを行った後で、
装置を動作させることができる。さらに、高速で動作す
るときに適切な検査を行うのに、各トークンにパリティ
ビットを設けることが特に有利である。各パリティビッ
トは各トークン中の固定されている位置に設けられる。
その位置は各トークン中の最初のビットである。各トー
クンにおけるパリティビットは先行するトークンの検査
を行い、送られて、最後のフラッグまたは制御フラッグ
を含んでいるビットの数を指示する。
【００３６】本発明は以上説明した実施例に限定される
ものではない。上記実施例においては、各データフラッ
グまたは各制御フラッグは、可変長トークンに対するビ
ット長標識を形成する１つのビットであるが、各トーク
ンはトークンの長さを指示するために２つ以上のビット
を含むことができる。
ものではない。上記実施例においては、各データフラッ
グまたは各制御フラッグは、可変長トークンに対するビ
ット長標識を形成する１つのビットであるが、各トーク
ンはトークンの長さを指示するために２つ以上のビット
を含むことができる。
【００３７】上記インターフェイスは出願中の英国特許
出願第８９１５１３６．９号明細書に記載されているよ
うに、仮想チャネルを含んでいるアドレス可能な通信チ
ャネルを有するコンピュータネットワークにおいて使用
することができる。その場合には、パケットは、通信を
行う際に用いるチャネルまたは仮想チャネルのアドレス
を１つのデータトークンまたは複数のデータトークンに
含むことができる。
出願第８９１５１３６．９号明細書に記載されているよ
うに、仮想チャネルを含んでいるアドレス可能な通信チ
ャネルを有するコンピュータネットワークにおいて使用
することができる。その場合には、パケットは、通信を
行う際に用いるチャネルまたは仮想チャネルのアドレス
を１つのデータトークンまたは複数のデータトークンに
含むことができる。
【００３８】以下の状態表は、上記状態マシンの遷移状
態を記したものである。
態を記したものである。
【００３９】下記の状態表においては、下記の規約を用
いる。特記のない場合（たとえば、Strobe＝InvertStro
be）、出力は入力の関数ではなくて状態の関数である。
いる。特記のない場合（たとえば、Strobe＝InvertStro
be）、出力は入力の関数ではなくて状態の関数である。
【００４０】状態が有効な入力を有しないと、状態マシ
ンは現在の状態を維持する。
ンは現在の状態を維持する。
【００４１】状態が「Any 」と指定され、有効な入力が
存在する場合には、指定された状態遷移が他の全ての遷
移を無効にする。たとえば、下の表で、「Reset 」が表
明されたとすると、状態マシンは、他の入力とは無関係
に、状態「００」への遷移を行う。
存在する場合には、指定された状態遷移が他の全ての遷
移を無効にする。たとえば、下の表で、「Reset 」が表
明されたとすると、状態マシンは、他の入力とは無関係
に、状態「００」への遷移を行う。
【００４２】キー
【数１】 ＝ 割当て。たとえばＡ＝Ｂは、出力Ａが入力Ｂの値を
とることを意味し、Ａ＝０は出力Ａが０へセットされる
ことを意味する。クロッキング この例においては、全ての状態マシンは非同期である。
リンク入力は同期状態マシンと非同期状態マシンを含
む。リンク入力中の同期状態マシンはクロックの両方の
縁部に応答する。
とることを意味し、Ａ＝０は出力Ａが０へセットされる
ことを意味する。クロッキング この例においては、全ての状態マシンは非同期である。
リンク入力は同期状態マシンと非同期状態マシンを含
む。リンク入力中の同期状態マシンはクロックの両方の
縁部に応答する。
【００４３】データ／ストローブ符号器（６２）
【表１】
【００４４】トークン・シーケンサ（５２）
【表２】
【００４５】データ境界合わせトークン発生器（６５）
【表３】
【００４６】パリティ発生器（５９）
【表４】
【００４７】トークン要求ラッチ（４３） これは実際には４つの同一の別々の状態マシンであっ
て、DAT 、FCT 、Data、Nullのおのおのに対して１つの
状態マシンが対応する。それらのうちの１つに対する状
態マシンを下に示す。「Send」はSendDAT 、SendFCT 等
に対応する。TokenRequestはDATRequest等（TokenPrior
itiser）に対応し、TokenSent はFCTSent等に対応し、T
okenPrioritisedはDATPrioritised、FCTPrioitised 等
（TokenPrioritiserからの出力）に対応する。「AnyReq
uest」信号を発生するための追加の論理片もある。
て、DAT 、FCT 、Data、Nullのおのおのに対して１つの
状態マシンが対応する。それらのうちの１つに対する状
態マシンを下に示す。「Send」はSendDAT 、SendFCT 等
に対応する。TokenRequestはDATRequest等（TokenPrior
itiser）に対応し、TokenSent はFCTSent等に対応し、T
okenPrioritisedはDATPrioritised、FCTPrioitised 等
（TokenPrioritiserからの出力）に対応する。「AnyReq
uest」信号を発生するための追加の論理片もある。
【表５】
【００４８】シーケンサ（５７）
【表６】
【００４９】ホストＩ／Ｆ（３４）
【表７】
【００５０】制御コードRom とMux （５３）
【表８】
【００５１】出力シフトレジスタ（５４） 下記の状態表においては、ｄ０〜ｄ７および「Control
」は、状態マシンへの入力として指定されている時に
サンプルされるブール変数である。すなわち、それの値
は状態（Ｃ〜７）では不変である。
」は、状態マシンへの入力として指定されている時に
サンプルされるブール変数である。すなわち、それの値
は状態（Ｃ〜７）では不変である。
【表９】
【００５２】トークン優先器（５０）
【表１０】
【００５３】縁部検出器９５〜９８と、アービタ９９
と、データ／クロック抽出器１０１とは非同期状態マシ
ンであるから、入力が変化すると状態を直ちに変える。
他の状態マシンはボー速度の半分（すなわち、１００Ｍ
ボーに対しては５０MHz ）でクロックされる。 縁部検出器（非同期）（９５〜９８） 下記の表においては、Rest＝MainReset ＜ResetEdgeDet
ector である。この縁部検出器は立ち上がり縁部を検出
する。立ち下がり縁部検出器は反転された入力線から入
力信号を受ける。
と、データ／クロック抽出器１０１とは非同期状態マシ
ンであるから、入力が変化すると状態を直ちに変える。
他の状態マシンはボー速度の半分（すなわち、１００Ｍ
ボーに対しては５０MHz ）でクロックされる。 縁部検出器（非同期）（９５〜９８） 下記の表においては、Rest＝MainReset ＜ResetEdgeDet
ector である。この縁部検出器は立ち上がり縁部を検出
する。立ち下がり縁部検出器は反転された入力線から入
力信号を受ける。
【表１１】
【００５４】アービタ（非同期）（９９） 各入力対の間に１つずつ、合計６つのアービタがある。
【表１２】
【００５５】１つのアービタに対する状態表を下に示
す。
す。
【表１３】
【００５６】個々のアービタからの出力が図中のアービ
タモジュールから４つの出力を与えるために、下記のよ
うにして組合わされる。
タモジュールから４つの出力を与えるために、下記のよ
うにして組合わされる。
【数２】
【００５７】データ／クロック抽出器（非同期）（１０
１）
１）
【表１４】
【００５８】シフトレジスタ、パリティ検査器およびト
ークン同期器の調整時間をとれるようにするために、ク
ロック出力はデータ出力に対して遅らされる。下記の状
態マシンは同期しており、クロックの立上り縁部と立下
り縁部の両方で状態を変えることができる。 パリティ検査器（同期）（１０５） 各トークンの最後のビット中にResetParity 信号がアサ
ートされる。これが起ると、状態が（データ入力および
InvertParity入力とともに）、パリティ誤りがあったか
どうかを判定するために用いられる。
ークン同期器の調整時間をとれるようにするために、ク
ロック出力はデータ出力に対して遅らされる。下記の状
態マシンは同期しており、クロックの立上り縁部と立下
り縁部の両方で状態を変えることができる。 パリティ検査器（同期）（１０５） 各トークンの最後のビット中にResetParity 信号がアサ
ートされる。これが起ると、状態が（データ入力および
InvertParity入力とともに）、パリティ誤りがあったか
どうかを判定するために用いられる。
【表１５】
【００５９】トークン同期器（同期）（１０６）
【表１６】
【００６０】制御コード検出器（同期）（１１３）
【表１７】
【００６１】制御状態表（３３）これは使用されること
がある制御状態マシンの種類の例である。リンクは低速
クロックへまず切り換えられ、ある数（この場合には１
００）のデータ境界合わせトークンが送られる。それか
らリンクはより高い速度に切り換えられる。それからデ
ータ境界合わせトークンが周期的に送られる。
がある制御状態マシンの種類の例である。リンクは低速
クロックへまず切り換えられ、ある数（この場合には１
００）のデータ境界合わせトークンが送られる。それか
らリンクはより高い速度に切り換えられる。それからデ
ータ境界合わせトークンが周期的に送られる。
【表１８】
【図１】本発明の複数のリンクインターフェイスを有す
るネットワークのブロック図。
るネットワークのブロック図。
【図２】本発明の１つのリンクインターフェイスのブロ
ック図。
ック図。
【図３】図２に示されている装置のリンク出力を一層詳
しく示すブロック図。
しく示すブロック図。
【図４】図２に示されている装置のリンク入力を一層詳
しく示すブロック図。
しく示すブロック図。
【図５】図２に示されている装置を用いることにより得
られる連続する２つのトークンに対するデータ信号線と
ストローブ信号線におけるビットパターンを示す図。
られる連続する２つのトークンに対するデータ信号線と
ストローブ信号線におけるビットパターンを示す図。
【図６】データ合わせトークンの最後のビット中におけ
るデータ信号線とストローブ信号線における出力を示す
図。
るデータ信号線とストローブ信号線における出力を示す
図。
【図７】図６に示されている出力に続くデータ信号線と
ストローブ信号線における入力を示す図。
ストローブ信号線における入力を示す図。
【図８】図６に示されている出力に続くデータ信号線と
ストローブ信号線における別の入力を示す図。
ストローブ信号線における別の入力を示す図。
１１，１２，１３，１４ マイクロコンピュータ １５ マイクロプロセッサ ２０ 経路指定スイッチ ２１ リンクユニット ３０ リンク出力ユニット ３１ リンク入力ユニット ３２ 流れ制御器 ３３ 制御器 ３４ ホストインターフェイス（Ｉ／Ｆ） ４２ データレジスタ ４３ トークン要求ラッチ ５０ トークン優先器 ５２ トークンシーケンサ ５４ 出力シフトレジスタ ５７ シーケンサ ５９ パリティ発生器 ６２ データ／ストローブ符号器 ６５ データ境界合わせトークン（ＤＡＴ）発生器 ８１ ８分の１分割器 ８２ 出力トークンカウンタ ８３ 同期器 ９０、９１ 遅延ユニット ９２ 遅延調整器 ９５ データ立ち上がり縁部検出器 ９６ データ立ち下がり縁部検出器 ９７ ストローブ立ち上がり縁部検出器 ９８ ストローブ立ち下がり縁部検出器 ９９ アービタ １０１ データ／クロック抽出器 １０５ パリティ検査器 １０６ トークン同期器 １０７ 入力シフトレジスタ １１３ 制御コード検出器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−197151（ＪＰ，Ａ) 特開 昭62−48142（ＪＰ，Ａ) 特開 昭57−501055（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04L 29/00 H04L 25/00
Claims (12)
- 【請求項１】メッセージを出力するための出力回路（３
０）と、メッセージを入力するための入力回路（３１）
とを備え、前記出力回路（３０）は、データ信号（２
５）の態様とストローブ信号（２６）の態様との２つの
並列出力を供給するための制御回路（３３）および符号
化回路（６２）を含み、前記入力回路（３１）は、前記
データ信号を受ける第１の入力端子（９０）と前記スト
ローブ信号を受ける第２の入力端子（９１）との２つの
入力端子を有する復号回路（１０１）を含み、前記復号
回路（１０１）は、前記データ信号およびストローブ信
号に応答して、前記データ信号に符号化されたデータを
復号するように構成されている、コンピュータ（１１）
を少なくとも１台の他の装置（１３）へ相互に接続する
通信装置において使用する通信インターフェイスにおい
て、前記データ信号はデータが変わる時のみ一連の信号
遷移を生じる直列ビットパターンからなり、前記ストロ
ーブ信号は並列関係にあるデータ信号に遷移を生じない
ビット境界でのみ信号遷移を生じ、それによりメッセー
ジデータ信号およびストローブ信号を表すビットパター
ンの同時遷移を回避することを特徴とする、コンピュー
タを少なくとも１台の他の装置へ相互に接続する通信装
置において使用する通信インターフェイス。 - 【請求項２】前記制御回路は所定のビット長のトークン
中の前記データ信号中のデータを出力するように構成さ
れている、請求項１記載の通信インターフェイス。 - 【請求項３】前記制御回路は２つ以上の所定のビット長
のトークンを出力するように動作できる、請求項２記載
の通信インターフェイス。 - 【請求項４】各トークンはトークンビット長を指示する
ためのフラッグを含んでいる、請求項３記載の通信イン
ターフェイス。 - 【請求項５】前記制御回路は、各トークンに含ませるた
めのパリティビットを発生するパリティビット発生器を
含んでいる、請求項１ないし４のいずれか１項に記載の
通信インターフェイス。 - 【請求項６】前記制御回路は、各トークンをデータトー
クンまたは制御トークンとして識別するために、各トー
クンに含ませるためのフラッグビットを発生するフラッ
グビット発生器を含んでいる、請求項１ないし５のいず
れか１項に記載の通信インターフェイス。 - 【請求項７】前記フラッグビットはトークン長の指示を
行うものである、請求項６記載の通信インターフェイ
ス。 - 【請求項８】前記制御回路は、それぞれ所定のビット長
を各々有する制御トークンおよびデータトークンを供給
するように構成され、各データトークンは制御トークン
より長いビット長を持っている、請求項６または７記載
の通信インターフェイス。 - 【請求項９】前記入力回路は、前記２つの入力端子のそ
れぞれと前記復号回路との間に接続された遅延回路と、
復号に先立って前記入力端子の一方または両方における
遅延時間を変化させる手段とを含んでいる、請求項１な
いし８のいずれか１つに記載の通信インターフェイス。 - 【請求項１０】前記出力回路は、接続されている通信イ
ンターフェイスへ出力するための流れ制御トークンを発
生する流れ制御手段を含み、前記入力回路は、流れ制御
トークンの入力に応答して、別のデータ信号の出力にお
いて前記出力回路の動作を制御する手段を含んでいる、
請求項１ないし９のいずれか１つに記載の通信インター
フェイス。 - 【請求項１１】前記入力回路は、複数のデータ信号を保
持するレジスタ手段を含み、前記流れ制御手段は前記レ
ジスタ手段の内容に応答する、請求項１０記載の通信イ
ンターフェイス。 - 【請求項１２】少なくとも１つの装置がコンピュータ
（１１）を含んでいる、少なくとも２つの相互に接続さ
れている装置の間で通信を行う方法において、前記装置
のそれぞれ１つに各々接続されている２つのリンクイン
ターフェイス（２１）の間に並列関係にあるデータ信号
路（２５）およびストローブ信号路（２６）を設定する
ステップと、１つのリンクインターフェイスから前記デ
ータ信号路上にデータ信号を出力し、かつ前記１つのリ
ンクインターフェイスから前記ストローブ信号路上にス
トローブ信号を出力するステップと、他のリンクインタ
ーフェイス（２１）に前記データ信号および前記ストロ
ーブ信号を並列に入力するステップと、前記データ信号
および前記ストローブ信号に応答して、そのデータ信号
中に符号化されているデータを復号するステップとを備
える、少なくとも１つがコンピュータを含んでいる少な
くとも２つの相互に接続されている装置の間で通信を行
う通信方法において、前記データ信号は、データが変化
するときのみ一連の信号遷移を生じる直列ビットパター
ンを含み、前記ストローブ信号は、並列関係にあるデー
タ信号に遷移を生じないビット境界でのみ信号遷移を生
じることを特徴とする、少なくとも１つがコンピュータ
を含んでいる少なくとも２つの相互に接続されている装
置の間で通信を行う通信方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9011700.3 | 1990-05-25 | ||
| GB909011700A GB9011700D0 (en) | 1990-05-25 | 1990-05-25 | Communication interface |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04232553A JPH04232553A (ja) | 1992-08-20 |
| JP3359346B2 true JP3359346B2 (ja) | 2002-12-24 |
Family
ID=10676540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US5341371A (ja) |
| EP (4) | EP0971502B1 (ja) |
| JP (1) | JP3359346B2 (ja) |
| DE (4) | DE69133444T2 (ja) |
| GB (1) | GB9011700D0 (ja) |
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