KR920007387A - 클럭 발생장치, 데이타송신/수신 장치 및 데이타 송신/수신방법 - Google Patents

클럭 발생장치, 데이타송신/수신 장치 및 데이타 송신/수신방법 Download PDF

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Abstract

내용 없음

Description

클럭 발생장치, 데이타 송신/수신 장치 및 데이타 송신/수신방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 클럭발생 장치의 블럭도
제6도는 데이타 송신/수신장치의 일실시예를 나타내는 블럭도
제9도는 데이타 송신/수신장치가 토큰 링 LAN시스템에 인가될 때의 작용예를 보여주는 블럭도.

Claims (13)

  1. 데이타 송신/수신장치에 있어서, 입력신호에 기본 클럭신호에 따라 위상이 다른2위상 클럭신호를 발생하기 위한 2위상 클럭신호 발생수단, 상기 2위상 클럭신호중 일신호와 상기 기본 클럭신호의 논리곱으로 마스타 클럭신호를 발생하기 위한 마스타 클럭신호 발생수단, 상기 2위상 클럭신호중 다른 신호와 상기 기본 클럭신호의 논리곱으로 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단,데이타 송신선을 통해 입력된 직렬식데이타의 지정 비트 패턴의 검출시에 주기초기화 신호 발생을 위한 주기 초기화 신호 발생수단, 상기 주기 초기화신호와 상기2위상 클럭 신호중 일 신호의 논리합 된 신호를 상기 2위상 클럭신호 발생수단에 입력신호로서 발생하기 위한 논리수단, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 직렬식 데이타를 입력하기 위한 데이타 입력수단, 상기 데이타 입력수단에 의해 입력된 직렬식 데이타에 프로토콜 프로세스를 인가하기 위한 프로토콜 처리수단, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 데이타 전송선에 차례로 상기 프로토콜 처리수단에 의해 처리된 직렬식 데이타를 출력하기 위한 데이타 출력수단, 상기 수단들을 구비하는 것을 특징으로 하는 데이타 송신/수신장치.
  2. 데이타 송신/수신장치에 있어서, 입력신호와 기본 클럭신호에 따라 위상이 다른 2위상 클럭신호를 발생하기 위한 2위상 클럭신호 발생수단, 상기 2위상 클럭신호중 일신호와 상기 기본 클럭신호의 논리곱으로 마스타 클럭신호를 발생하기 위한 마스타 클럭신호 발생수단, 상기2위상 클럭신호중 다른 신호와 상기 기본 클럭신호의 논리곱으로 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, 데이타 송신선을 통해 입력된 직렬식 데이타의 지정 비트 패턴의 검출시에 주기전환 신호 발생을 위한 주기 전환 신호 발생수단, 상기 주기 전화 신호와 상기 2위상 클럭 신호중 일 신호의 배타적 논리합 된 신호를 상기 2위상 클럭신호 발생수단에 입력신호로서 발생하기 위한 논리수단, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 직렬식 데치타를 입력하기 위한 데이타 입력수단, 상기 데이타 입력수단에 의해 입력된 직렬식 데이타에 프로토콜 프로셋스를 인가하기 위한 프로토콜 처리수단, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 데이타 전송선에 차례로 상기 프로토콜 처리수단에 의해 처리된 직렬식 데이타를 출력하기 위한 데이타 출력수단, 상기 수단들을 구비하는 것을 특징으로 하는 데이타 송신/수신장치.
  3. 데이타 전송선에 배치된 통신 스테이션의 데이타 송신/수신 장치로서 작동하는 지역 네트워크 통신 송신/수신장치에 있어서, 입력신호와 기본 클럭신호에 따라 위상이 다른 2위상 클럭신호를 발생하기 위한 2위상 클럭신호 발생수단, 상기 2위상 클럭신호중 일신호와 상기 기본 클럭신호의 논리곱으로 마스타 클럭신호를 발생하기 위한 마스타 클럭신호 발생수단, 상기 2위상 클럭신호중 다른 신호와 상기 기본 클럭신호의 논리곱으로 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, 데이타 전송선을 통해 입력된 직렬시 데이타의 지정 비트 패턴의 검출시에 주기초기화 신호 발생을 위한 주기 초기화 신호 발생수단, 상기 주기 초기화 신호와 상기 2위상 클럭 신호중 일 신호의 논리합 된 신호를 상기 2위상 클럭신호 발생수단에 입력신호로서 발생하기 위한 논리수단, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 직렬식 데이타를 입력하기 위한 데이타 입력수단 프로토콜 프로세스를, 상기 데이타 입력수단에 의해 입력된 직렬식 데이타에 인가하기 위한 프로토콜 처리수단, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 데이타 전송선에 차례로 상기 프로토콜처리수단에 의해 처리된 직렬식 데이타를 출력하기 위한 데이타 출력수단, 상기 수단들을 구비하는 것을 특징으로 한는 데이타 송신/수신장치.
  4. 데이타 전송선에 배치된 통신 스테이션의 데이타 송신/수신 장치로서 작동하는 지역 네트워크 통신 송신/수신장치에 있어서, 입력신호와 기본 클럭신호에 따라 위상이 다른 2위상 클럭신호를 발생하기 위한 2위상 클럭신호 발생수단, 상기2위상 클럭신호중 일신호와 상기 기본 클럭신호의 논리곱으로 마스타 클럭신호를 발생하기위한 마스타 클럭신호 발생수단, 상기 2위상 클럭신호중 다른 신호와 상기 기본 클럭신호의 논리곱으로 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, 데이타 전송선을 통해 입력된 직렬식 데이타의 지정비트 패턴의 검출시에 주기전환 신호를 발생하기 위한 주기전환 신호 발생수단, 상기 주기 전환신호와 상기 2위상 클럭신호중 일 신호의 논리합인 신호를 상기2위상 클럭신호 발생수단에 입력신호로서 발생하기 위한 논리수단, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 직력식 데이타를 입력하기 위한 데이타 입력수단, 프로토콜 프로세스를 상기 데이타 입력수단에 의해 입력된 직렬식 데이타에 인가하기 위한 프로토콜 처리수단, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 데이타 전송선에 차례로 프로토콜 처리수단에 의해 처리된 직렬식 데이타를 출력하기 위한 데이타 출력수단, 상기 수단들을 구비하는 것을 특징으로 하는 데이타 송신/수신장치.
  5. 클럭발생 장치에 있어서, 입력신호와 기본클럭 신호에 따라 위상이 다른 2위상 클럭신호를 발생하기 위한 2위상 클럭신호 발생수단, 상기 2위상 클럭신호중 일 신호와 상기 기본 클럭신호의 논리곱으로 마스타 클럭신호를 발생하기 위한 마스타 클럭 발생수단, 상기 2위상 클럭신호중 다른 신호와 상기 기본 클럭신호의 논리곱으로 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, 상기 기본 신호에 동기된 주기 초기화 신호와 상기 2위상 클럭신호 중 일 신호의 논리합인 신호를 상기 2위상 클럭신호 발생수단에 입력신호로서 발생하기 위한 논리수한, 상기 수단들을 구비하는 것을 특징으로 하는 클럭 발생장치.
  6. 클럭발생 장치에 있어서, 입력신호와 기본클럭 신호에 따라 위상이 다른 2위상 클럭신호를 발생하기 위한 2위상 클럭신호 발생수단, 상기 2위상 클럭신호중 일 신호와 상기 기본 클럭신호의 논리곱으로 마스타 클럭신호를 발생하기 위한 마스타 클럭 발생수단, 상기 2위상 클럭신호중 다른 신호와 상기 기본 클럭신호의 논리곱으로 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, 상기 기본 신호에 동기된 주기 전환 신호와 상기 2위상 클럭신호 배타적 논리합인 신호를 상기 2위상 클럭신호 발생수단에 입력신호로서 발생하기 위한 논리수단, 상기 수단들을 구비하는 것을 특징으로 하는 클럭 발생장치.
  7. 클럭발생 장치에 있어서, 입력신호와 기본클럭 신호에 따라 위상이 다른 2위상 클럭신호를 발생하기 위한 2위상 클럭신호 발생수단, 상기 2위상 클럭신호중 일 신호와 상기 기본 클럭신호의 논리곱으로 마스타 클럭신호를 발생하기 위한 마스타 클럭 발생수단, 상기 2위상 클럭신호중 다른 신호와 상기 기본 클럭신호의 논리곱으로 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, 데이타 전송선을 통해 입력된 직렬식 데이타의 지정비트 패턴의 검출시 상기 기본 클럭 신호와 동기된 주기 초기화 신호를 발생하기 위한 주기 초기화 신호 발생수단, 상기 주기 초기화 신호와 상기 2위상 클럭 신호중 일 신호의 논리합인 신호를 상기 2위상 클럭신호 발생수단에 입력신호로서 발생하기 위한 논리수단, 상기 수단들을 구비하는 것을 특징으로 하는 클럭 발생장치.
  8. 클럭발생 장치에 있어서, 입력신호와 기본클럭 신호에 따라 위상이 다른 2위상 클럭신호를 발생하기 위한 2위상 클럭신호 발생수단, 상기 2위상 클럭신호중 일 신호와 상기 기본 클럭신호의 논리곱으로 마스타 클럭신호를 발생하기 위한 마스타 클럭 발생수단, 상기 2위상 클럭신호중 다른 신호와 상기 기본 클럭신호의 논리곱으로 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, 데이타 전송선을 통해 입력된 직렬식 데이타의 지정비트 패턴의 검출시 상기 기본 클럭 신호와 동기된 주기 전환신호를 발생하기 위한 주기 전환신호 발생수단 상기 주기 초기화 신호와 상기 2위상 클럭 신호중 일 신호와, 상기 주기 전환신호의 배타적 논리합된 신호를 상기 2위상 클럭신호 발생수단에 입력신호로서 발생하기 위한 논리수단, 상기 수단들을 구비하는 것을 특징으로 하는 클럭 발생장치.
  9. 데이타 송신/수신방법에 있어서, 기본 클럭신호에 따라 위상이 다른 2위상 클럭신호를 발생, 상기 2위상 클럭신호중 상기 기본 클럭신호의 논리곱으로 마스타 클럭신호를 발생, 상기 2위상 클럭신호중 다른 신호와 상기 기본 클럭신호의 논리곱으로 슬레이브 클럭신호를 발생, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 직렬식 데이타를 입력, 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 출력되는 직렬식 데이타의 비트 경계에 시프트가 발생된 때 입력된 직렬식 데이타에 프로토콜 프로세스를 인가, 상기 마스타 클럭신호와 상기 슬레이브 클럭신호의 위상을 서로 변환한 후, 서로 변환된 위상을 갖는 상기 마스타 클럭신호와 상기 슬레이브 클럭신호의 지겅 클럭 신호에 따라 직렬식 데이타를 송신하고 수신, 상기 단계로 이루어지는 것을 특징으로 하는 데이타 송신/수신 방법.
  10. 기본 클럭 신호로 부터 마스타 클럭신호와 슬레이브 클럭신호를 발생하기 위한 클럭발생장치에 있어서, (1) 상기 기본 클럭신호를 입력하기 위한 제1입력단자, (2) 상기 기본 클럭신호에 동기된 주기 초기화 신호를 입력하는 제2입력단자,(3) 상기 마스타 클럭신호를 발생하는 제1출력단자, (4) 상기 슬레이브 클럭신호를 발생 하는 제2출력단자, (5) 상기 출력되는 신호중 하나와 상기 주기 초기화 신호의 논리합된 신호 및, 상기 기본 클럭신호와 상기 기본 클럭신호의 역전된 위상을 갖는 신호의 2분의 1로 분할된 상기 기본 클럭 신호를 갖는 위상이 다른 두 종류의 클럭신호를 입력 신호로서 발생하기 위한 기본 클럭신호 분할 수단, (6) 상기 기본 클럭 신호 분할수단의 일 출력 신호와 상기 기본클럭 신호의 논리곱을 취하기 위해 상기 제1출력단자에 상기 마스타 클럭 신호를 발생하기 위한 마스타 클럭신호 발생수단, (7) 상기 기본 클럭신호 분할 수단의 다른 출력신호와 상기 기본 클럭신호의 논리곱으로 취하기 위해 상기 제2출력단자에 상기 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, 상기 수단들을 구비하는 것을 특징으로 하는 클럭 발생장치.
  11. 기본 클럭 신호로 부터 마스타 클럭신호와 스레이브 클럭신호를 발생하기 위한 클럭발생장치에 있어서, (1) 상기 기본 클럭신호를 입력하기 위한 제1입력단자, (2) 상기 기본 클럭신호에 동기된 주기 초기화 신호를 입력하는 제2입력 단자, (3) 상기 마스타 클럭신호를 발생하는 제1출력단자, (4) 상기 슬레이브 클럭신호를 발생하는 제2출력단자, (5) 상기 출력되는 신호중 하나와 상기 주기 초기화 신호의 논리합된 신호 및, 상기 기본 클럭신호와 상기 기본 클럭신호의 역전된 주기를 갖는 신호의 2분의 1로 분할된 상기 기본 클럭 신호를 갖는 위상이 다른 두 종류의 클럭신호를 입력 신호로서 발생하기 위한 기본 클럭신호 분할 수단, (6) 상기 기본 클럭 신호 분할수단의 일 출력 신호와 상기 기본클럭 신호의 논리곱을 취하기 위해 상기 제1출력단자에 상기 마스타 클럭 신호를 발생하기 위한 마스타 클럭신호 발생수단, (7) 상기 기본 클럭신호 분할 수단의 다른 출력신호와 상기 기본 클럭신호의 논리곱으로 취하기 위해 상기 제2출력단자에 상기 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, 상기 수단들을 구비하는 것을 특징으로 하는 클럭 발생장치.
  12. 직렬식 데이타를 수신하고, 송신에 프로토콜 변환하기 위한 데이타 송신/수신장치에 있어서, (1) 직렬식 데이타를 입력하는 제1입력단자, (2) 기본 클럭 신호를 입력하는 제2입력 단자, (3)출력 단자들, (4) 상기 직렬식 데이타와 상기 기본 클럭신호에 따라 주기 초기화 신호를 발생하는 주기 초기화 신호 발생수단, (5) 상기 출력되는 신호중 하나와 상기 주기 초기화 신호의 논리합된 신호 및, 상기 기본 클럭 신호와 상기 기본 클럭신호의역전된 위상을 갖는 신호의 2분1로 분할된 상기 기본클럭 신호를 갖는 위상이 다른 두 종류의 클럭신호를 입력신호로서 발생하기 위한 기본 클럭신호 분할수단, (6) 상기 기본 클럭 신호 분할수단의 일 출력 신호와 상기 기본클럭 신호의 논리곱을 취하기 위해 상기 제1출력단자에 상기 마스타 클럭 신호를 발생하기 위한 마스타 클럭신호 발생수단, (7) 상기 기본 클럭신호 분할 수단의 다른 출력신호와 상기 기본 클럭신호의 논리곱으로 취하기 위해 상기 제2출력단자에 상기 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, (8) 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 직렬식 데이타를 입력하는 데이타 입력수단, (9) 상기 데이타 입력수단에 의해 입력된 직렬식 데이타에 프로토콜 프로세스를 인가하는 프로토콜 처리수단, (10) 상기 출력단자에 프로토콜 처리된 직렬식 데이타를 출력하기 위한 데이타 출력수단, 상기 수단들을 구비하는 것을 특징으로 하는 데이타 송신/수신장치.
  13. 직렬식 데이타를 수신하고, 송신에 프로토콜 변환하기 위한 데이타 송신/수신장치에 있어서, (1) 직렬식 데이타를 입력하는 제1입력단자, (2) 기본 클럭 신호를 입력하는 제2입력 단자, (3) 출력 단자들, (4) 상기 직렬식 데이타와 상기 기본 클럭신호에 따라 주기 초기화 신호를 발생하는 주기 초기화 신호 발생수단, (5) 상기 출력되는 신호중 하나와 상기 주기 초기화 신호의 논리합된 신호 및, 상기 기본 클럭신호와 상기 기본 클럭신호의 역전된 주기를 갖는 신호의 2분의 1로 분할된 상기 기본클럭 신호를 갖는 위상이 다를 두 종류의 클럭신호를 입력신호로서 발생하기 위한 기본 클럭신호 분할수단, (6) 상기 기본 클럭 신호 분할수단의 일 출력 신호와 상기 기본 클럭 신호의 논리곱을 취하기 위해 상기 제1출력단자에 상기 마스타 클럭 신호를 발생하기 위한 마스타 클럭신호 발생수단, (7) 상기 기본 클럭신호 분할 수단의 다를 출력신호와 상기 기본 클럭신호의 논리곱으로 취하기 위해 상기 제2출력단자에 상기 슬레이브 클럭신호를 발생하기 위한 슬레이브 클럭신호 발생수단, (8) 상기 마스타 클럭신호 또는 상기 슬레이브 클럭신호에 따라 직렬식 데이타를 입력ㅅ하는 데이타 입력수단, (9) 상기 데이타 입력수단에 의해 입력된 직렬식 데이타에 프로토콜 프로세스를 인가하는 프로토콜 처리수단, (10) 상기 출력단자에 프로토콜 처리된 직렬식 데이타를 출력하기 위한 데이타 출력수단, 상기 수단들을 구비하는 것을 특징으로 하는 데이타 송신/수신장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3514532B2 (ja) * 1994-11-30 2004-03-31 富士通株式会社 クロック信号生成装置
US5537062A (en) * 1995-06-07 1996-07-16 Ast Research, Inc. Glitch-free clock enable circuit
KR100193806B1 (ko) * 1995-10-13 1999-06-15 윤종용 교환시스템의 클럭 발생회로 및 방법
US6031396A (en) * 1998-06-12 2000-02-29 National Semiconductor Corporation Circuit for synchronizing asynchronous inputs using dual edge logic design
DE19844936C2 (de) * 1998-09-30 2001-02-01 Siemens Ag Schaltung zur Erzeugung eines Ausgangssignals in Abhängigkeit von zwei Eingangssignalen
DE19848211B4 (de) * 1998-10-20 2004-02-05 Honeywell Ag Datenübertragungsverfahren
JP2002091604A (ja) 2000-09-19 2002-03-29 Mitsubishi Electric Corp クロック発生回路
US7230884B2 (en) * 2003-01-03 2007-06-12 The Sapling Company, Inc. Clock diagnostics
BR112013016070A2 (pt) * 2010-12-22 2017-09-19 Ge Energy Power Conversion Technology Ltd sistema eletrônico e método de fornecimento de informações de sincronização e informações de detecção de falha em um sistema eletrônico
US10243545B2 (en) * 2017-02-06 2019-03-26 Stmicroelectronics Asia Pacific Pte Ltd Shift register utilizing latches controlled by dual non-overlapping clocks

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56132043A (en) * 1980-03-19 1981-10-16 Sony Corp Bit clock reproducing circuit
JPS57116459A (en) * 1981-01-13 1982-07-20 Toshiba Corp Clock regenerating circuit
US4521897A (en) * 1983-07-29 1985-06-04 Zenith Electronics Corporation Apparatus for synchronizing the operation of master and slave counters
JPS60182833A (ja) * 1984-02-10 1985-09-18 プライム・コンピユータ・インコーポレイテツド リング形式データ通信回路網におけるクロツク回復装置
US4694196A (en) * 1984-12-07 1987-09-15 American Telephone And Telegraph Company And At&T Information Systems Clock recovery circuit
US4926445A (en) * 1987-07-01 1990-05-15 The United States Of America As Represented By The Secretary Of The Air Force External asynchronous input tester for bit slice machines
JP2845438B2 (ja) * 1987-10-19 1999-01-13 株式会社東芝 高速ディジタルｉｃ
US5173618A (en) * 1990-05-14 1992-12-22 Vlsi Technology, Inc. Clock generator for providing a pair of nonoverlapping clock signals with adjustable skew

Also Published As

Publication number Publication date
US5379325A (en) 1995-01-03
KR100210497B1 (ko) 1999-07-15
JPH04137935A (ja) 1992-05-12
DE69128397T2 (de) 1998-07-09
EP0477916B1 (en) 1997-12-10
EP0477916A2 (en) 1992-04-01
EP0477916A3 (en) 1993-06-30
JP2766941B2 (ja) 1998-06-18
DE69128397D1 (de) 1998-01-22

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