KR100332644B1 - 음성데이터 및 신호의 다중화/역다중화 장치 - Google Patents

음성데이터 및 신호의 다중화/역다중화 장치 Download PDF

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Abstract

본 발명은 전화기시스템에 입력된 음성데이터와 시그널을 PCM 코딩과 디지털 과정을 실행하여 타임슬롯을 통해 출력하고 그 출력된 디지털 데이터를 코딩하는 코덱부와; 상기 전화기시스템의 내부클럭을 분주하여 다중화 기준클럭을 생성하는 클럭분주부와, 상기 클럭분주부에서 분주된 클럭에 따라 상기 코덱부로부터 출력된 음성데이터와 시그널을 다중화하여 출력하는 다중화수행부로 구성된 다중화부와; 상기 전화기시스템의 내부 클럭을 분주하여 역다중화 기준클럭을 출력하는 클럭분주부와, 상기 클럭분주부에서 분주된 클럭에 따라 외부의 유선을 통해 입력되는 음성데이터와 시그널을 역다중화하여 출력하는 역다중화수행부로 구성된 역다중화부와; 상기 역다중화부로부터 출력된 역다중화된 음성데이터와 시그널을 신호처리하는 시그널처리부로 이루어진 음성데이터 및 신호의 다중화/역다중화 장치를 제공한다.
상기와 같은 구성의 본 발명은 2개의 신호전송 라인을 1개로 전송함으로서 마더보드의 복잡도를 감소시킬 수 있고 음성 유니트 및 마더보드의 패턴간 간섭 노이즈를 줄여 시스템을 안정화할 수 있게 되는 것이다.

Description

음성데이터 및 신호의 다중화/역다중화 장치{Apparatus for multiplexing and demultiplexing of speech data and signal}
본 발명은 음성데이터 및 신호의 다중화/역다중화 장치에 관한 것으로, 특히2개의 신호전송 라인을 1개로 전송하여 마더보드의 복잡도를 감소시킬 수 있고 음성 유니트 및 마더보드의 패턴간 간섭 노이즈를 줄여 시스템을 안정화하기에 적당하도록 한 음성데이터 및 신호의 다중화/역다중화 장치에 관한 것이다.
도1은 종래 음성 데이터 및 신호의 처리장치의 블록구성도이다.
이에 도시된 바와 같이, 전화기에서 음성데이터를 입력받아 PCM(Pulse Code Modulation, 펄스 부호 변조) 코딩을 수행하여 디지털화하여 타임슬롯을 통해 전송하고, 타임슬롯을 통해 전송된 디지털 데이터를 디코딩하여 상기 전화기로 전송하는 음성데이터 처리부(1)와; 상기 전화기의 제어신호인 시그널(Signal)을 입력받아 가공하여 선택된 타임슬롯을 통해 전송하고, 타임슬롯을 통해 전송받은 신호를 입력받아 처리하는 시그널 처리부(2)로 구성된다.
이와 같이 구성된 종래 장치의 동작을 상세히 설명하면 다음과 같다.
먼저, 전화기의 음성데이터는 음성데이터 처리부(1)로 입력되고, 음성데이터 처리부(1)에서는 입력된 음성데이터를 PCM 코딩하여 디지털화한 다음 선택된 TS(Time Slot, 타임슬롯)을 통해 UPDATA로 전송한다. 그리고 DOWNDATA로 음성데이터 처리부(1)로 전송된 음성데이터는 디코딩이 수행되어 전화기로 전달된다.
한편 전화기의 온-훅(ON-HOOK), 오프-훅(OFF-HOOK), 디지트(DIGIT) 신호 등은 시그널 처리부(2)로 입력된다. 그래서 시그널 처리부(2)에서는 입력된 신호들을 가공한 후에 선택된 타임슬롯을 통해 UPSIG로 전송한다. 그리고 DOWNSIG로 시그널 처리부(2)로 전송된 신호는 해당 가입자의 호 진행 상태를 표시하는 신호로 변환된다.
그러나 종래의 음성 데이터 및 신호는 음성데이터 처리부(1)와 시그널 처리부(2)를 각각 경유하여 UPDATA와 UPSIG로 출력되고, 대국측의 신호도 DOWNDATA와 DOWNSIG로 음성데이터 처리부(1) 및 시그널 처리부(2)로 입력되는데, 데이터 및 신호를 전송하기 위한 4개의 스트림 라인을 유니트 및 마더보드에 설치해야 하기 때문에 마더보드의 복잡도가 증가하는 문제점이 발생하게 된다.
또한 셀프당 가입자 유니트 수가 증가될수록 각 유니트의 라인은 증가되며, 이렇게 증가된 패턴은 라인간 간섭 노이즈 발생의 주원인이 되는 문제점이 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 2개의 신호전송 라인을 1개로 전송하여 마더보드의 복잡도를 감소시킬 수 있고 음성 유니트 및 마더보드의 패턴간 간섭 노이즈를 줄여 시스템을 안정화시킬 수 있는 음성데이터 및 신호의 다중화/역다중화 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 전화기시스템에 입력된 음성데이터와 시그널을 PCM 코딩과 디지털과정을 실행하여 타임슬롯을 통해 출력하고 그 출력된 디지털 데이터를 코딩하는 코덱부와;상기 전화기시스템의 내부클럭을 분주하여 다중화 기준클럭을 생성하는 클럭분주부와,상기 클럭분주부에서 분주된 클럭에 따라 상기 코덱부로부터 출력된 음성데이터와 시그널을 다중화하여 출력하는 다중화수행부로 구성된 다중화부와;상기 전화기시스템의 내부 클럭을 분주하여 역다중화 기준클럭을 출력하는 클럭분주부와,상기 클럭분주부에서 분주된 클럭에 따라 외부의 유선을 통해 입력되는 음성데이터와 시그널을 역다중화하여 출력하는 역다중화수행부로 구성된 역다중화부와;상기 역다중화부로부터 출력된 역다중화된 음성데이터와 시그널을 신호처리하는 시그널처리부로 이루어진 음성데이터 및 신호의 다중화/역다중화 장치를 제공한다.
도1은 종래 음성 데이터 및 신호의 처리장치의 블록구성도이고,
도2는 본 발명에 의한 음성데이터 및 신호의 다중화/역다중화 장치의 블록구성도이며,
도3은 도2에서 다중화부의 상세구성도이고,
도4는 도2에서 역다중화부의 상세구성도이며,
도5는 도2 내지 도4의 신호의 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 코덱부 20 : 시그널 처리부
30 : 다중화부 50 : 역다중화부
이하, 상기와 같은 본 발명 음성데이터 및 신호의 다중화/역다중화 장치의 기술적 사상에 따른 일실시예를 설명하면 다음과 같다.
도2는 본 발명에 의한 음성데이터 및 신호의 다중화/역다중화 장치의 블록구성도이다.
이에 도시된 바와 같이, 음성데이터와 시그널을 입력받아 PCM 코딩을 수행하여 디지털화하여 타임슬롯을 통해 전송하고, 타임슬롯을 통해 전송된 디지털 데이터를 디코딩하는 코덱(CODEC)부(10)와; 역다중화부(50)에서 역다중화된 음성데이터와 시그널을 입력받아 처리하는 시그널 처리부(20)와; 상기 코덱부(10)에서 코딩된 음성데이터와 시그널을 입력받아 다중화하여 전송하는 다중화부(30)와; 전송받은 음성데이터와 시그널을 역다중화하여 상기 시그널 처리부(20)로 전송하는 역다중화부(50)로 구성된다.
상기에서 다중화부(30)는, 도3에 도시된 바와 같이, 입력된 클럭을 분주하여 다중화 기준클럭을 출력하는 클럭분주부(31)와; 상기 클럭분주부(31)에서 분주된 클럭에 따라 상기 코덱부(10)에서 출력되는 음성데이터와 시그널을 다중화하여 다중화된 음성데이터와 시그널(UP Data & Signal, UPDS)을 출력하는 다중화수행부(37)로 구성된다.
상기에서 클럭분주부(31)는, 상기 코덱부(10)에서 입력된 음성데이터와 시그널의 동기를 맞추도록 시스템에서 입력된 클럭을 위상반전시키는 제1 인버터(32)와; 제1 디플립플롭(35)에서 출력된 클럭과 프레임 펄스 신호를 논리곱하는 논리곱소자(33)와; 상기 논리곱소자(33)에서 출력된 신호의 위상을 반전시키는 제2 인버터(34)와; 상기 제1 인버터(32)에서 출력된 클럭에 따라 상기 제2 인버터(34)의 클럭을 분주하여 분주된 클럭을 출력하는 제1 디플립플롭(DFF1)(35)과; 상기 논리곱소자(33)에 입력되는 클럭을 위상반전시켜 출력하는 제3 인버터(36)로 구성된다.
상기에서 다중화수행부(37)는, 상기 클럭분주부(31) 내의 제1 인버터(32)에서 출력된 클럭에 따라 상기 코덱부(10)에서 입력되는 음성데이터(UPDATA)와 시그널(UPSIG)을 각각 지연시켜 출력하는 제2 및 제3 디플립플롭(38)(39)과; 상기 코덱부(10)에서 출력된 타임슬롯과 상기 클럭분주부(31) 내의 제1 디플립플롭(35)에서 출력되는 클럭을 논리합하여 제어신호를 출력하는 제1 논리합소자(40)와; 상기 코덱부(10)에서 출력된 타임슬롯과 상기 클럭분주부(31) 내의 제3 인버터(36)에서 출력되는 클럭을 논리합하여 제어신호를 출력하는 제2 논리합소자(41)와; 상기 제1 및 제2 논리합소자(40)(41)에서 각각 출력된 제어신호에 따라 상기 제2 및 제3 디플립플롭(38)(39)의 신호를 각각 다중화된 음성데이터와 시그널(UPDS)로 출력하는 제1 및 제2 삼상태 버퍼(42)(43)로 구성된다.
상기에서 역다중화부(50)는, 도4에 도시된 바와 같이, 입력된 클럭을 분주하여 역다중화 기준클럭을 출력하는 클럭분주부(51)와; 상기 클럭분주부(51)에서 분주된 클럭에 따라 입력되는 음성데이터와 시그널(Down Data & Signal, DOWNDS)을 역다중화하여 상기 시그널 처리부(20)로 전송하는 역다중화수행부(57)로 구성된다.
상기에서 클럭분주부(51)는, 입력된 음성데이터와 시그널(DOWNDS)의 동기를 맞추도록 시스템에서 입력된 클럭을 위상반전시키는 제1 인버터(52)와; 제1 디플립플롭(55)에서 출력된 클럭과 프레임 펄스 신호를 입력받아 논리곱하는 논리곱소자(53)와; 상기 논리곱소자(53)에서 출력된 신호의 위상을 반전시키는 제2 인버터(54)와; 상기 제1 인버터(52)에서 출력된 클럭에 따라 상기 제2 인버터(54)의 클럭을 분주하여 분주된 클럭을 출력하는 제1 디플립플롭(55)과; 상기 논리곱소자(53)에 입력되는 클럭을 위상반전시켜 출력하는 제3 인버터(56)로 구성된다.
상기에서 역다중화수행부(57)는, 상기 클럭분주부(51) 내의 제1 인버터(52)에 입력되는 클럭과 상기 클럭분주부(51) 내의 제1 디플립플롭(55)에서 출력되는 클럭과 타임슬롯을 입력받아 논리합연산하는 제1 논리합소자(58)와; 상기 클럭분주부(51) 내의 제1 인버터(52)에 입력되는 클럭과 상기 클럭분주부(51) 내의 제3 인버터(56)에서 출력되는 클럭과 타임슬롯을 입력받아 논리합연산하는 제2 논리합소자(59)와; 상기 제1 및 제2 논리합소자(58)(59)의 클럭을 각각 입력받고 다운받은 음성데이터와 시그널(DOWNDS)을 입력받아 각각 음성데이터와 시그널을 출력하는 제2 및 제3 디플립플롭(60)(61)과; 상기 클럭분주부(51) 내의 제1 인버터(52)에 입력되는 클럭에 따라 상기 제2 및 제3 디플립플롭(60)(61)에서 출력되는 각각의 음성데이터와 시그널을 분주하여 각각 음성데이터와 시그널을 상기 시그널 처리부(20)로 전송하는 제4 및 제5 디플립플롭(62)(63)으로 구성된다.
이와 같이 구성된 본 발명에 의한 음성데이터 및 신호의 다중화/역다중화 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저 코덱부(10)에서는 음성데이터와 시그널을 입력받아 PCM 코딩을 수행하여 디지털화하여 타임슬롯을 통해 다중화부(30)로 전송하고, 타임슬롯을 통해 전송된 디지털 데이터를 디코딩한다. 그리고 시그널 처리부(20)에서는 역다중화부(50)에서 역다중화된 음성데이터와 시그널을 입력받아 처리하게 된다.
또한 다중화부(30)에서는 코덱부(10)에서 코딩된 음성데이터와 시그널을 입력받아 다중화하여 UPDS로 전송하게 되며, 역다중화부(50)에서는 DOWNDS로 전송받은 음성데이터와 시그널을 역다중화하여 시그널 처리부(20)로 전송하게 된다.
이때 다중화부(30)에는 4MCK(4MHz 클럭), FS(Frame Pulse), UPDATA, UPSIG가 입력된다. 그래서 클럭분주부(31)에서는 입력된 클럭을 분주하여 다중화 기준클럭을 출력하게 되고, 다중화수행부(37)에서는 클럭분주부(31)에서 분주된 클럭에 따라 코덱부(10)에서 출력되는 음성데이터와 시그널을 다중화하여 UPDS를 출력하게 된다.
그래서 클럭분주부(31) 내의 제1 인버터(32)는 입력된 4MCK의 클럭을 위상반전시켜 I4MCK의 클럭을 출력한다. 그리고 논리곱소자(33)는 제1 디플립플롭(35)에서 출력된 클럭(2MCK)과 프레임 펄스(FS) 신호를 논리곱하게 되고, 제2 인버터(34)는 논리곱소자(33)에서 출력된 신호의 위상을 반전시키게 된다.
그러면 클럭분주부(31) 내의 제1 디플립플롭(35)은 제1 인버터(32)에서 출력된 클럭(I4MCK)에 따라 제2 인버터(34)의 클럭을 분주하여 분주된 클럭(2MCK)을 출력하게 되고, 제3 인버터(36)에서는 논리곱소자(33)에 입력되는 클럭을 위상반전시킨 클럭(I2MCK)을 출력하게 된다.
이에 따라 다중화수행부(37) 내의 제2 디플립플롭(38)은 클럭분주부(31) 내의 제1 인버터(32)에서 출력된 클럭(I4MCK)에 따라 코덱부(10)에서 입력되는 음성데이터(UPDATA)를 지연시켜 출력(RUPDATA)시키게 되고, 제2 디플립플롭(39)에서는 클럭분주부(31) 내의 제1 인버터(32)에서 출력된 클럭(I4MCK)에 따라 코덱부(10)에서 입력되는 시그널(UPSIG)을 지연시켜 출력(RUPSIG)시키게 된다.
또한 제1 논리합소자(40)에서는 코덱부(10)에서 출력되는 타임슬롯(TS)과 제1 디플립플롭(35)에서 출력되는 클럭(2MCK)을 논리합 연산하여 출력(MASKC3)하게 되고, 제2 논리합소자(41)에서는 코덱부(10)에서 출력되는 타임슬롯(TS)과 제3 인버터(36)에서 출력되는 클럭(I2MCK)을 논리합 연산하여 출력(MASKC4)하게 된다.
그래서 제1 삼상태 버퍼(42)는 제1 논리합소자(40)에서 출력되는 제어신호(MASKC3)에 따라 제2 디플립플롭(38)의 신호를 UPDS로 출력하게 되고, 제2 삼상태 버퍼(43)에서는 제2 논리합소자(41)에서 출력되는 제어신호(MASKC4)에 따라 제3 디플립플롭(39)의 신호를 UPDS로 출력하게 된다.
즉, 제1 디플립플롭(35)에서 4MCK를 2MCK와 I2MCK로 분주하게 되면, 제2 디플립플롭(38)은 UPDATA를 입력받아 매 I4MCK 마다 입력되는 UPDATA를 출력시킨다. 따라서 2MCK로 동기된 UPDATA가 제2 디플립플롭(38)을 통과된 뒤에는 2MCK 한 주기에 2개의 같은 데이터가 I4MCK에 동기되어 RUPDATA로 출력하게 된다. 이러한 RUPDATA는 제1 삼상태버퍼(42)를 거치면서 같은 2개의 신호에서 첫 번째 데이터만을 UPDS에 반영하게 된다.
또한 제3 디플립플롭(39)은 UPSIG가 입력되는 부분으로 매 I4MCK 마다 입력되는 UPSIG 신호를 출력시킨다. 따라서 2MCK로 동기된 UPSIG가 제3 디플립플롭(39)을 통과한 뒤에는 2MCK 한 주기에 2개의 같은 SIG가 I4MCK에 동기되어 출력(RUPSIG)된다. 이러한 RUPSIG는 제2 삼상태버퍼(43)를 거치면서 같은 2개의 신호에서 두 번째 시그널만을 UPDS에 반영하게 된다.
이러한 과정을 거치면서 UPSIG 및 UPDATA는 I4MCK에 동기된 하나의 라인, UPDS(UPDATA & UPSIG)로 다중화되어 전송되어진다.
한편, 역다중화부(50)는 다음과 같이 동작한다.
먼저 클럭분주부(51)에서는 입력된 클럭을 분주하여 역다중화 기준클럭을 출력하게 되고, 역다중화수행부(57)에서는 클럭분주부(51)에서 분주된 클럭에 따라 입력되는 음성데이터와 시그널(DOWNDS)을 역다중화하여 시그널 처리부(20)로 전송하게 된다.
그래서 클럭분주부(51) 내의 제1 인버터(52)는 DOWNDS로 입력된 음성데이터와 시그널의 동기를 맞추도록 시스템에서 입력된 클럭(4MCK)을 위상반전시켜 출력(I4MCK)시키게 된다. 그리고 논리곱소자(53)에서는 제1 디플립플롭(35)에서 출력된 클럭(2MCK)과 프레임 펄스(FS) 신호를 입력받아 논리곱하게 되고, 제2 인버터(54)에서는 논리곱소자(53)에서 출력된 신호의 위상을 반전시키게 된다. 그러면 제1 디플립플롭(55)에서는 제1 인버터(52)에서 출력된 클럭(I4MCK)에 따라 제2 인버터(54)의 클럭을 분주하여 분주된 클럭(2MCK)을 출력하게 되고, 제3 인버터(56)에서는 논리곱소자(53)에 입력되는 클럭을 위상반전시켜 출력(I2MCK)하게 된다.
이에 따라 역다중화수행부(57) 내의 제1 논리합소자(51)에서는 클럭분주부(51) 내의 제1 인버터(52)에 입력되는 클럭(4MCK)과 제1 디플립플롭(55)에서 출력되는 클럭(2MCK)과 코덱부(10)에서 전송되는 타임슬롯(TS)을 입력받아 논리합 연산하여 제어신호(MASKC1)를 출력하게 되고, 제2 논리합소자(52)에서는 제1 인버터(52)에 입력되는 클럭(4MCK)과 제3 인버터(56)에서 출력되는 클럭(I2MCK)과 타임슬롯(TS)을 입력받아 논리합 연산하여 제어신호(MASKC2)를 출력하게 된다.
그러면 제2 디플립플롭(58)에서는 제1 논리합소자의 제어신호(MASKC1)를 클럭입력단으로 입력받고 DOWNDS 신호를 입력받아 데이터(RDATA)를 출력하고, 제3 디플립플롭(61)에서는 제2 논리합소자의 제어신호(MASKC2)를 클럭입력단으로 입력받고 DOWNDS 신호를 입력받아 시그널(RSIG)을 출력하게 된다.
그래서 제4 디플립플롭(62)에서는 클럭분주부(51) 내의 제1 인버터(52)에 입력되는 클럭(4MCK)에 따라 제2 디플립플롭(60)에서 출력되는 음성데이터(RDATA)를 분주하여 출력(DOWNDATA)하게 되고, 제5 디플립플롭(63)은 제1 인버터(52)에 입력되는 클럭(4MCK)에 따라 제3 디플립플롭(61)에서 출력되는 시그널(RSIG)을 입력받아 분주하여 출력(DOWNSIG)하게 된다.
따라서 제2 디플립플롭(60)은 입력된 DOWNDS(DOWN Data & Sig)에서 2MCK 한 주기 동안 들어온 데이터 및 시그널 정보 중에서 첫 번째 정보인 데이터 신호를 추출하고 제4 디플립플롭(62)은 2MCK 2 클럭 동안 이 데이터를 유지함으로써 2MCK의 데이터 스트림으로 변환한다. 또한 제3 디플립플롭(61)은 입력된 DOWNDS에서 2MCK한 주기 동안에 입력된 데이터 및 시그널 정보 중에서 두 번째 정보인 시그널 정보를 추출하고 제5 디플립플롭(63)은 4MCK 2 클럭 동안 이 데이터를 유지함으로써 2MCK의 시그널 스트림으로 변환시키게 된다.
한편 도5는 도2 내지 도4의 신호의 타이밍도이다.
그래서 다중화부(30)에 입력되는 신호인 UPDATA, UPSIG 신호는 2MCK에 동기된 신호이다. 그리고 UPDATA 및 UPSIG는 I4MCK 클럭에 의해 RUPDATA 및 RUPSIG로 리타이밍된다. 또한 RUPDATA의 파형은 DOWNDATA와 같고, RUPSIG의 파형은 DOWNSIG와 같다. 더불어 삼상태 버퍼는 제어신호(MASKC3, MASKC4)가 로우일 때만 출력되는 소자이다.
따라서 RUPDATA는 MASKC3 신호의 제어에 의해 2개의 같은 데이터 중 첫 번째 데이터만 출력하여 UPDS로 출력하게 되고, RUPSIG는 MASKC4 신호의 제어에 의해 2개의 같은 시그널 중 두 번째 데이터만 출력되어 UPDS로 출력되게 된다.
또한 역다중화부(50)에서 입력신호인 DOWNDS의 파형은 UPDS와 같다. 그래서 제2 디플립플롭(60)으로 입력된 DOWNDS는 MASKC1 신호에 의해 첫 번째 신호들(DA, DB, DC, DD, DE, …)만 래치하여 RDATA를 출력한다. 그러면 RDATA는 제4 디플립플롭(62)을 통하여 4MCK로 클럭킹하여 첫 번째 신호들을 한번 더 읽어 DOWNDATA로 출력시키게 되고, 이 신호는 UPDATA와 같은 파형이 되는 것이다.
더불어 역다중화부(50)에서 입력신호인 DOWNDS의 파형은 UPDS와 같은데, 제3 디플립플롭(61)으로 입력된 DOWNDS 신호는 MASKC2 신호에 의해 두 번째 신호들(SA, SB, SC, SD, SE, …)만 래치하여 RSIG를 출력하게 된다. 그러면 RSIG는 제5 디플립플롭(63)을 통해 4MCK로 클럭킹하여 두 번째 신호들을 한번 더 읽어 DOWNSIG로 출력시키게 되고, 이 신호는 UPSIG와 같은 파형이 되는 것이다.
이처럼 본 발명은 2개의 신호전송 라인을 1개로 전송하여 마더보드의 복잡도를 감소시킬 수 있고 음성 유니트 및 마더보드의 패턴간 간섭 노이즈를 줄여 시스템을 안정화하게 되는 것이다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 발명에 의한 음성데이터 및 신호의 다중화/역다중화 장치는 종래의 경우 음성 데이터 및 신호를 전송하기 위해서는 적어도 출력과 입력 각각 4개의 스트림 라인(UPDATA, UPSIG, DOWNDATA, DOWNSIG)이 필요하게 되는데, 다중화부와 역다중화부를 추가함으로써 2개의 스트림 라인(UPDS, DOWNDS)으로 줄일 수 있게 되어, 음성 유니트의 셀프당 가입자 수가 증가하면 할수록 음성 유니트 및 마더보드에서의 패턴 수를 반으로 줄일 수 있게 되어 음성유니트와 마더보드의 복잡도를 감소시킬 수 있는 효과가 있게 된다.
또한 본 발명은 음성 유니트 및 마더보드의 패턴간 간섭 노이즈를 줄일 수 있게 되어 시스템을 안정적으로 운용할 수 있는 효과도 있게 된다.

Claims (7)

  1. 전화기시스템에 입력된 음성데이터와 시그널을 PCM 코딩과 디지털과정을 실행하여 타임슬롯을 통해 출력하고 그 출력된 디지털 데이터를 코딩하는 코덱부와;
    상기 전화기시스템의 내부클럭을 분주하여 다중화 기준클럭을 새성하는 클럭분주부와,
    상기 클럭분주부에서 분주된 클럭에 따라 상기 코덱부로부터 출력된 음성데이터와 시그널을 다중화하여 출력하는 다중화수행부로 구성된 다중화부와;
    상기 전화기시스템의 내부 클럭을 분주하여 역다중화 기준클럭을 출력하는 클럭분주부와,
    상기 클럭분주부에서 분주된 클럭에 따라 외부의 유선을 통해 입력되는 음성데이터와 시그널을 역다중화하여 출력하는 역다중화수행부로 구성된 역다중화부와;
    상기 역다중화부로부터 출력된 역다중화된 음성데이터와 시그널을 신호처리하는 시그널처리부로 이루어진 것을 특징으로 하는 음성데이터 및 신호의 다중화/역다중화 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 클럭분주부는,
    상기 코덱부에서 입력된 음성데이터와 시그널의 동기를 맞추도록 시스템에서 입력된 클럭을 위상반전시키는 제1 인버터와;
    제1 디플립플롭에서 출력된 클럭과 프레임 펄스 신호를 논리곱하는 논리곱소자와;
    상기 논리곱소자에서 출력된 신호의 위상을 반전시키는 제2 인버터와;
    상기 제1 인버터에서 출력된 클럭에 따라 상기 제2 인버터의 클럭을 분주하여 분주된 클럭을 출력하는 제1 디플립플롭과;
    상기 논리곱소자에 입력되는 클럭을 위상반전시켜 출력하는 제3 인버터로 구성된 것을 특징으로 하는 음성데이터 및 신호의 다중화/역다중화 장치.
  4. 제1항에 있어서, 상기 다중화수행부는,
    상기 클럭분주부 내의 제1 인버터에서 출력된 클럭에 따라 상기 코덱부에서 입력되는 음성데이터와 시그널을 각각 지연시켜 출력하는 제2 및 제3 디플립플롭과;
    상기 코덱부에서 출력된 타임슬롯과 상기 클럭분주부 내의 제1 디플립플롭에서 출력되는 클럭을 논리합하여 제어신호를 출력하는 제1 논리합소자와;
    상기 코덱부에서 출력된 타임슬롯과 상기 클럭분주부 내의 제3 인버터에서 출력되는 클럭을 논리합하여 제어신호를 출력하는 제2 논리합소자와;
    상기 제1 및 제2 논리합소자에서 각각 출력된 제어신호에 따라 상기 제2 및 제3 디플립플롭의 신호를 각각 다중화된 음성데이터와 시그널로 출력하는 제1 및 제2 삼상태 버퍼로 구성된 것을 특징으로 하는 음성데이터 및 신호의 다중화/역다중화 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 클럭분주부는,
    입력된 음성데이터와 시그널의 동기를 맞추도록 시스템에서 입력된 클럭을 위상반전시키는 제1 인버터와;
    제1 디플립플롭에서 출력된 클럭과 프레임 펄스 신호를 입력받아 논리곱하는 논리곱소자와;
    상기 논리곱소자에서 출력된 신호의 위상을 반전시키는 제2 인버터와;
    상기 제1 인버터에서 출력된 클럭에 따라 상기 제2 인버터의 클럭을 분주하여 분주된 클럭을 출력하는 제1 디플립플롭과;
    상기 논리곱소자에 입력되는 클럭을 위상반전시켜 출력하는 제3 인버터로 구성된 것을 특징으로 하는 음성데이터 및 신호의 다중화/역다중화 장치.
  7. 제1항에 있어서, 상기 역다중화수행부는,
    상기 클럭분주부 내의 제1 인버터에 입력되는 클럭과 상기 클럭분주부 내의 제1 디플립플롭에서 출력되는 클럭과 타임슬롯을 입력받아 논리합연산하는 제1 논리합소자와;
    상기 클럭분주부 내의 제1 인버터에 입력되는 클럭과 상기 클럭분주부 내의 제3 인버터에서 출력되는 클럭과 타임슬롯을 입력받아 논리합연산하는 제2 논리합소자와;
    상기 제1 및 제2 논리합소자의 클럭을 각각 입력받고 다운받은 음성데이터와 시그널을 입력받아 각각 음성데이터와 시그널을 출력하는 제2 및 제3 디플립플롭과;
    상기 클럭분주부 내의 제1 인버터에 입력되는 클럭에 따라 상기 제2 및 제3 디플립플롭에서 출력되는 각각의 음성데이터와 시그널을 분주하여 각각 음성데이터와 시그널을 상기 시그널 처리부로 전송하는 제4 및 제5 디플립플롭으로 구성된 것을 특징으로 하는 음성데이터 및 신호의 다중화/역다중화 장치.
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* Cited by examiner, † Cited by third party
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JPH0638283A (ja) * 1992-07-21 1994-02-10 Nec Corp 信号多重通信装置
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JP2000308167A (ja) * 1999-04-20 2000-11-02 Mitsubishi Electric Corp 音声符号化装置

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