KR200192868Y1 - 역다중화 출력값의 지연 제거 회로 - Google Patents
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Abstract
본 고안은 역다중화 출력값의 지연 제거 회로에 관한 것으로서, 특히 고속 페이징 시스템에서 페이징 터미널에서 여러 기지국으로 디지털 데이터 네트워크를 이용하여 데이터를 전송함에 있어서 다중화된 데이터를 역다중화하여 출력을 비교하였을 때 발생되는 두 출력간의 지연을 해소하기 위한 회로에 관한 것이다.
본 고안은 다중화된 입력 데이터를 제공받아, 반전된 클럭에 동기하여 반 클럭 지연시키는 지연 장치, 상기 지연 장치로부터 출력된 지연된 입력 데이터를 받아, 2분주된 클럭에 동기하여 역다중화하는 역다중화 장치1, 다중화된 입력 데이터를 제공받아, 2분주된 클럭에 동기하여 역다중화하는 역다중화 장치2 및 클럭을 제공받아 2분주한 뒤 상기 역다중화 장치1 및 역다중화 장치2의 클럭으로 제공하는 2분주기를 포함한다.
본 고안은 디지털 네트워크를 이용한 데이터의 전송시 동일한 시간에 혼합된 데이터원으로부터 필요로 하는 데이터들을 분할해 내는데 있어서, 단순히 제공되는 장치들을 사용하여 데이터를 처리하였을 때 발생되는 지연을 제거한다. 그러므로 동일 목적의 역다중화를 필요로 하는 데이터의 전송시 적용할 수 있다.
Description
본 고안은 역다중화(Demultiplexing) 출력값의 지연 제거 회로에 관한 것으로서, 특히 고속 페이징 시스템(High-speed Paging System)에서 페이징 터미널(Paging Terminal)에서 여러 기지국(Site)으로 디지털 데이터 네트워크(Digital Data Network)를 이용하여 데이터를 전송함에 있어서 다중화(Multiplexing)된 데이터를 역다중화(Demultiplexing)하여 출력을 비교하였을 때 발생되는 두 출력간의 지연을 해소하기 위한 회로에 관한 것이다.
도 1 은 종래 기술에 의한 역다중화 회로의 구성도를 나타낸 것이다. 도시된 바와 같이, 다중화된 입력 신호를 제공받는 에지 트리거 D-플립플롭1(120)과; 다중화된 입력 신호를 제공받는 에지 트리거 D-플립플롭2(130); 상위 출력은 상기 D-플립플롭1(120)과 연결되어 있으며 하위 출력이 상기 D-플립플롭2(130)의 클럭에 연결되어 있는 2분주기(110)를 포함하여 구성된다.
상기 D-플립플롭1(120) 및 D-플립플롭2(130)는, 상기 2분주기(110)에 의해서 서로 반전된 클럭을 입력받아 동작한다. 상기 D-플립플롭1(120) 및 D-플립플롭2(130)는 다중화된 입력 신호를 역다중화하여 각각 D0와 D1를 출력한다.
도 2 는 종래 기술에 의한 역다중화 회로의 동작을 나타낸 타이밍도이다. 도시된 바와 같이, D-플립플롭1(120)과 D-플립플롭2(130)의 출력 사이에는 반 클럭(N) 만큼의 지연이 발생하게 된다는 문제점이 존재한다. 상기된 바와 같이 두 출력 데이터간에 발생되는 반 클럭만큼의 지연은 D-플립플롭1(120)과 D-플립플롭2(130)가 서로 반전된 두 클럭을 사용하기 때문에 발생된다. 만일 분리되는 데이터들이 동일 시간 내에 처리해야할 데이터라면, 데이터가 처리되는 동안 반 클럭의 지연이 커다란 차이를 발생시킬 수도 있다.
따라서 본 고안은 상기한 바와 같은 문제점을 해결하기 위하여, 서로 반전된 두 클럭을 사용하는 역다중화를 위한 회로를 사용하는 경우 발생하는 출력값의 지연문제를 해결하기 위하여, 지연이 발생하지 않는 D-플립플롭으로 입력되는 신호를 미리 천이시키도록 구성된 역다중화 출력값의 지연 제거 회로를 제공하는 것을 목적으로 한다.
도 1 은 종래 기술에 의한 역다중화 회로의 구성도.
도 2 는 종래 기술에 의한 역다중화 회로의 동작을 나타낸 타이밍도.
도 3 은 본 고안에 의한 역다중화 출력값의 지연 제거 회로의 구성도
도 4 는 도 3의 각부의 타이밍도.
도 5 는 도 3의 출력 파형도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 2분주기
120,130,210,220,230,240 : D-플립플롭
상기한 바와 같은 목적을 달성하기 위하여 고안된 본 고안의 바람직한 일 실시예는,
다중화된 입력 데이터를 제공받아, 반전된 클럭에 동기하여 반 클럭 지연시키는 지연 장치;
상기 지연 장치로부터 출력된 지연된 입력 데이터를 받아, 2분주된 클럭에 동기하여 역다중화하는 역다중화 장치1;
다중화된 입력 데이터를 제공받아, 2분주된 클럭에 동기하여 역다중화하는 역다중화 장치2; 및
클럭을 제공받아 2분주한 뒤 상기 역다중화 장치1 및 역다중화 장치2의 클럭으로 제공하는 2분주기를 포함한다.
본 고안의 일 실시예에 있어서, 상기 지연 장치는 다중화된 입력 데이터를 제공받아 반전된 클럭에 동기하여 출력으로 반클럭 천이된 데이터를 출력하는 에지 트리거 D-플립플롭인 것이 바람직하며,
상기 역다중화 장치1은 지연된 입력 데이터를 제공받아 2분주된 클럭에 동기하여 출력으로 데이터A를 출력하는 에지 트리거 D-플립플롭인 것이 바람직하며,
상기 역다중화 장치2는 지연된 입력 데이터를 제공받아 2분주된 클럭에 동기하여 출력으로 데이터B를 출력하는 에지 트리거 D-플립플롭인 것이 바람직하며,
상기 2분주기는 그 반전된 출력이 입력으로 연결되어 있으며 클럭에 동기하여 2분주된 클럭을 출력으로 내보내는 에지 트리거 D-플립플롭인 것이 바람직하다.
도 3 은 본 고안에 의한 역다중화 출력값의 지연 제거 회로의 구성도를 나타낸 것이다. 도 4 는 도 3의 각부의 타이밍도를 나타내며, 도 5 는 도 3의 출력 파형도를 나타낸다. 도시된 바와 같이, 다중화된 입력 데이터를 받아들이며 반전된 클럭을 사용하는 D-플립플롭A(210)와; 다중화된 입력 데이터를 받아들이며 2분주된 클럭을 사용하여 출력B를 내보내는 D-플립플롭B(220); 상기 D-플립플롭A의 출력을 입력으로 하며 2분주된 클럭을 사용하여 출력A를 내보내는 D-플립플롭C(230); 반전되지 않은 클럭을 2분주하여 상기 D-플립플롭B와 D-플립플롭C로 공급하는 D-플립플롭D(240)를 포함한다.
상기 D-플립플롭A는 다중화된 입력 데이터를 원래의 클럭으로 반 클럭만큼 천이시킨다. 상기 D-플립플롭B는 2분주한 클럭에 동기되어, 천이된 다중화 입력 데이터중 역다중화된 출력B를 뽑아낸다. 상기 D-플립플롭C는 2분주한 클럭에 동기되어, 천이된 다중화 입력 데이터중 역다중화된 출력A를 뽑아낸다. 상기 D-플립플롭D는 원래의 클럭을 2분주하여 상기 D-플립플롭B와 D-플립플롭C의 클럭원(Clock Source)으로 사용한다.
본 고안은 상기된 바와 같이 구성된 회로를 사용하여, 다중화된 입력 데이터를 반 클럭만큼 천이하여 한 D-플립플롭의 데이터 입력으로 사용하고, 천이하지 않은 데이터를 다른 D-플립플롭의 데이터 입력으로 사용한다. 또한 두 D-플립플롭은 2분주된 클럭을 사용하여, 지연되지 않은 역다중화 데이터 출력을 얻을 수 있도록 한다.
상기한 바와 같이 동작하는 본 고안은, 디지털 네트워크를 이용한 데이터의 전송시 동일한 시간에 혼합된 데이터원으로부터 필요로 하는 데이터들을 분할해 내는데 있어서, 단순히 제공되는 장치들을 사용하여 데이터를 처리하였을 때 발생되는 지연을 제거한다. 그러므로 동일 목적의 역다중화를 필요로 하는 데이터의 전송시 적용할 수 있다.
Claims (5)
- 다중화된 입력 데이터를 제공받아, 반전된 클럭에 동기하여 반 클럭 지연시키는 지연 장치;상기 지연 장치로부터 출력된 지연된 입력 데이터를 받아, 2분주된 클럭에 동기하여 역다중화하는 역다중화 장치1;다중화된 입력 데이터를 제공받아, 2분주된 클럭에 동기하여 역다중화하는 역다중화 장치2; 및클럭을 제공받아 2분주한 뒤 상기 역다중화 장치1 및 역다중화 장치2의 클럭으로 제공하는 2분주기를 포함하는, 역다중화 출력값의 지연 제거 회로.
- 제 1 항에 있어서, 상기 지연 장치는 다중화된 입력 데이터를 제공받아 반전된 클럭에 동기하여 출력으로 반 클럭 천이된 데이터를 출력하는 에지 트리거 D-플립플롭인, 역다중화 출력값의 지연 제거 회로.
- 제 1 항에 있어서, 상기 역다중화 장치1은 지연된 입력 데이터를 제공받아 2분주된 클럭에 동기하여 출력으로 데이터A를 출력하는 에지 트리거 D-플립플롭인, 역다중화 출력값의 지연 제거 회로.
- 제 1 항에 있어서, 상기 역다중화 장치2는 지연된 입력 데이터를 제공받아 2분주된 클럭에 동기하여 출력으로 데이터B를 출력하는 에지 트리거 D-플립플롭인, 역다중화 출력값의 지연 제거 회로.
- 제 1 항에 있어서, 상기 2분주기는 그 반전된 출력이 입력으로 연결되어 있으며 클럭에 동기하여 2분주된 클럭을 출력으로 내보내는 에지 트리거 D-플립플롭인, 역다중화 출력값의 지연 제거 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970043761U KR200192868Y1 (ko) | 1997-12-30 | 1997-12-30 | 역다중화 출력값의 지연 제거 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR2019970043761U KR200192868Y1 (ko) | 1997-12-30 | 1997-12-30 | 역다중화 출력값의 지연 제거 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990031055U KR19990031055U (ko) | 1999-07-26 |
| KR200192868Y1 true KR200192868Y1 (ko) | 2000-09-01 |
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ID=19519878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR2019970043761U KR200192868Y1 (ko) | 1997-12-30 | 1997-12-30 | 역다중화 출력값의 지연 제거 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200192868Y1 (ko) |
-
1997
- 1997-12-30 KR KR2019970043761U patent/KR200192868Y1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR19990031055U (ko) | 1999-07-26 |
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