KR970077957A - 펄스 신호열의 체배 회로 및 체배화 방법 - Google Patents

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Abstract

본 발명은 위상차를 갖는 2 이상의 신호를 체배화하기 위한 체배회로 및 그 방법에 관한 것이다.
본 발명의 체배회로의 전체적인 구성은 서로 위상차를 갖는 두개의 신호열에 대하여 배타적 논리 합 연산을 수행하여 2체배 신호열을 발생시키기 위한 XOR 게이트(20) ; 상기 2체배 신호열(3)으로부터 4체배 신호열(5)을 발생시키기 위한회로 블록(120) ; 상기 4체배 신호열(5)로부터 8체배 신호열(7)을 발생시키기 위한회로 블록(140) ; 및 상기 8체배 신호열(7)로부터 16체배 신호열(9)을 발생시키기 위한회로 블록(160)을 포함한다. 상기 4체배 신호열(5)의 폭을 균일하게 하기 위해서 동기화 수단(40)을 포함할 수 있다.
상기 각회로 블록(120, 140, 160)은 입력 체배 신호열을 소정의 시간만큼 시간 지연시키기 위한 지연회로 ; 및 상기 입력 체배 신호열과 상기 지연된 신호에 대하여 배타적 논리 합 연산을 수행하여 상기 입력 체배 신호열에 대한 2체배 신호열을 발생시키기 위한 XOR 게이트를 포함한다.

Description

펄스 신호열의 체배회로 및 체배화 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 따른 체배회로의 개략적인 전체회로도.

Claims (5)

  1. 서로 위상차를 갖는 2 이상의 펄스 신호열을 체배화하기 위한 체배회로에 있어서, 상기 2 이상의 펄스 신호열 중의 두개의 신호열에 대하여 배타적 논리합 연산을 수행하기 위한 제 1 XOR 게이트(20) ; 상기 제 1 XOR 게이트(20)의 출력신호열을 소정의 제 1 시간 동인 지연시키기 위한 제 1 지연 수단(60, 62, 64, 66) ; 및 상기 제 1 XOR 게이트(20)의 출력신호열과 상기 제 1 지연 수단(60, 62, 64, 66)의 출력신호열에 대하여 배타적 논리합 연산을 수행하기 위한 제 2 XOR 게이트(68)을 포함하는 것을 특징으로 하는 체배회로.
  2. 제 1 항에 있어서, 상기 제 1 시간보다 작은 소정의 제 2 시간 동안 상기 제 2 XOR 게이트의 출력신호열을 지연시키기 위한 제 2 지연 수단 ; 및 상기 제 2 XOR 게이트의 출력신호열과 상기 제 2 지연 수단의 출력신호열에 대하여 배타적 논리합 연산을 수행하기 위한 제 3 XOR 게이트를 더 포함하는 것을 특징으로 하는 체배회로.
  3. 제 1 항에 있어서, 상기 제 1 XOR 게이트(20)의 출력신호열과 소정의 클록 펄스(10)과의 동기를 맞추기 위한 동기화 수단(40)을 더 포함하는 것을 특징으로 하는 체배회로.
  4. 서로 위상차를 갖는 2 이상의 펄스 신호열을 체배화하기 위한 방법에 있어서, 상기 2 이상의 펄스 신호열 중의 두개의 신호열에 대하여 배타적 논리합 연산을 수행하기 위한 단계 ; 상기 배타적 논리합 연산의 출력신호열을 소정의 제 1 시간 동안 지연시키는 단계 ; 및 상기 배타적 논리합 연산의 출력신호열과 상기 제 1 시간 동안 지연된 신호열에 대하여 배타적 논리합 연산을 수행하여 제 1 결과 신호열을 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 제 1 결과 신호열을 발생시키는 단계 이후에, 상기 제 1 시간보다 작은 소정의 제 2 시간 동안 상기 제 1 결과 신호열을 지연시키는 단계 ; 및 상기 제 2 시간 동안 지연된 신호열과 상기 제 1 결과 신호열에 대하여 배타적 논리합 연산을 수행하여 제 2 결과 신호열을 발생시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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