KR100213584B1 - 펄스 신호열의 체배 회로 및 체배화 방법 - Google Patents

Abstract

본 발명은 위상차를 갖는 2이상의 신호를 체배화하기 위한 체배 회로 및 그 방법에 관한 것이다.

본 발명의 체배 회로의 전체적인 구성은 서로 위상차를 갖는 두 개의 신호열에 대하여 배타적 논리합 연산을 수행하여 2체배 신호열을 발생시키기 위한 XOR게이트(20); 상기 2체배 신호열(3)로부터 4체배 신호열(5)을 발생시키기 위한 회로블록(120); 상기 4체배 신호열(5)로부터 8체배 신호열(7)을 발생시키기 위한 회로 블록(140); 및 상기 8체배 신호열(7)로부터 16체배 신호열(9)을 발생시키기 위한 회로블록(160)을 포함한다. 상기 4체배 신호열(5)의 폭을 균일하게 하기 위해서 동기호 수단(40)을 포함할 수 있다.

상기 각 회로 블록(120,140,160)은 입력 체배 신호열을 소정의 시간만큼 시간 지연시키기 위한 지연 회로; 및 상기 입력 체배 신호열과 상기 지연된 신호에 대하여 배타적 논리합 연산을 수행하여 상기 입력 체배 신호열에 대한 2체배 신호열을 발생시키기 위한 XOR 게이트를 포함한다.

Description

펄스 신호열의 체배 회로 및 체배화 방법

제1도는 종래 기술에 따른 4체배 회로의 회로도.

제2도는 본 발명에 따른 체배 회로의 개략적인 전체 회로도.

제3도는 2체배 신호열로부터 4체배 신호열을 얻기 위한 본 발명의 제1회로 블록의 세부 회로도.

제4도는 4체배 신호열로부터 8체배 신호열을 얻기 위한 본 발명의 제2회로블록의 세부 회로도.

제5도는 8체배 신호열로부터 16체배 신호열을 얻기 위한 본 발명의 제3회로블록의 세부 회로도.

제6도는 제2도 내지 제5도의 체배 회로에 대한 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

1, 2 : 펄스 신호의 입력단 3 : 2체배 신호열

5 : 4체배 신호열 7 : 8체배 신호열

9 : 16체배 신호열 10 : 클록 펄스

40 : 동기화 D 플립플롭 20, 68 : XOR 게이트

60, 62, 64, 66 : 지연 D 플립플롭 120 : 제1회로 블록

140 : 제2회로 블록 160 : 제3회로 블록

본 발명은 위상차를 갖는 2이상의 펄스 신호열을 체배화하기 위한 체배 회로 및 체배화 방법에 관한 것이다.

DC 서보 모터 시스템과 같은 모터 제어 시스템에서는 안정된 모터 제어를 얻기 위해서 일반적으로 속도 검출기를 구비한다. 보통 인코더가 사용되는 속도 검출기는 모터의 위치/속도를 나타내는 2이상의 펄스 신호열을 모터 제어기에 제공하고, 모터 제어기는 상기 펄스 신호열로부터 모터에 대한 정보를 얻어 소정의 제어 알고리즘에 따라 모터 제어 신호를 발생시킨다.

상기 2이상의 펄스 신호열은 일반적으로 90。의 위상차와 6,000 펄스/회전 내지 24,000 펄스/회전의 정도를 갖는데, 모터를 저속으로 회전시키는 경우에는 단위시간당 발생하는 펄스의 수가 적어지게 되어 모터를 정밀하게 제어하는 것이 곤란하게 된다.

또한, 최근에는 모터에 감속기를 사용하지 않는 직접 구동형(direct drive type)제어 방법이 보다 일반적으로 사용되는데, 이러한 직접 구동형 제어 방법에서는 속도 검출기로부터 제공되는 펄스 신호의 수가 현저히 줄어들게 되어 모터의 정밀한 제어에 또 다른 어려움을 준다.

상기와 같이 속도 검출기로부터 제공되는 펄스 신호가 지나치게 적은 경우에는 펄스 신호열의 펄스 개수를 적절한 정도로 증가시켜 주어야 하는데, 펄스 신호열에서 단위 시간당의 펄스 개수를 n배로 증가시키는 것을 n체배라고 한다.

제1도는 2개의 펄스 신호열(A상, B상)을 4체배화하기 위한 종래의 4체배 회로(50)를 도시한다. 펄스 신호열(A상)은 XOR 게이트(12)의 제1단자에 입력되고, RC 회로(R1,C1)에 의해 소정의 시간만큼 지연된 펄스 신호열은 상기 XOR 게이트(12)의 제2단자에 입력된다. 상기 두 신호를 배타적 논리합(exclusive OR) 연산함으로써, 상기 XOR 게이트(12)의 출력단에서 상기 펄스 신호열(A상)의 2체배 신호열을 얻을 수 있다. 같은 방법으로 나머지 펄스 신호열(B상)에 대해서도 XOR 게이트(14)의 출력단에서 2체배 신호열을 얻을 수 있다. 상기 2개의 펄스 신호열(A상, B상)에 대한 시간 지연을 정의하는 RC 회로의 시정수(R1C1, R2C2)는 서로 상이하므로, 상기 두 개의 2체배 신호열에 대하여 논리적 OR 연산을 수행함으로써 상기 시간지연의 차이만큼의 폭을 갖는 4체배 펄스 신호를 얻을 수 있다.

상기 종래의 4체배 회로(50)는 R, C와 같은 아날로그 소자를 사용하므로 실제 구현 시에 회로가 복잡하고 그 체배 결과가 부정확한 단점이 있었다. 또한, 종래에는 게이트 레벨의 회로로는 4체배 회로만이 주로 언급되어졌으며 8체배 이상의 회로를 얻기 위해서는 상당히 복잡하거나 특수한 방법을 사용하여야 하였다.

따라서, 본 발명의 목적은 펄스 신호열을 정확히 체배호하기 위한 체배 회로 및 체배화 방법을 제공하는 것이다.

본 발명의 다른 목적은 R, C를 사용하지 않으면서 체배 회로의 주요 요소인 게이트의 수를 감소시킬 수 있는 체배 회로 및 체배화 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 간단한 방법의 반복에 의해 4체배, 8체배, 16체배 및 그 이상의 체배 신호열을 얻을 수 있는 체배 회로 및 체배화 방법을 제공하는 것이다.

본 발명의 한 특징에 의하면, 상술한 목적은 서로 위상차를 갖는 2이상의 펄스 신호열 중의 두 개의 신호열에 대하여 배타적 논리합 연산을 수행하기 위한 제1XOR 게이트(20); 상기 제1XOR 게이트(20)의 출력 신호열을 소정의 제1시간 동안 지연시키기 위한 제1지연 수단(60,62,64,66); 및 상기 제1XOR 게이트(20)의 출력 신호열과 상기 제1지연 수단(60,62,64,66)의 출력 신호열에 대하여 배타적 논리합 연산을 수행하기 위한 제2XOR 게이트(68)를 포함하는 체배 회로에 의해서 구현될 수 있다.

본 발명의 다른 특징에 의하면, 상술한 목적은 상기 제1시간보다 작은 소정의 제2시간 동안 상기 제2XOR 게이트의 출력 신호열을 지연시키기 위한 제2지연 수단; 상기 제2XOR 게이트의 출력 신호열과 상기 제2지연 수단의 출력 신호열에 대하여 배타적 논리합 연산을 수행하기 위한 제3XOR 게이트를 더 포함하는 체배 회로에 의해서 구현될 수 있다.

본 발명의 또 다른 특징에 의하면, 상술한 목적은 상기 제1XOR 게이트(20)의 출력 신호열과 소정의 클록 펄스(10)와의 동기를 맞추기 위한 동기화 수단(40)을 더 포함하는 체배 회로에 의해서 구현될 수 있다.

본 발명의 또 다른 특징에 의하면, 상술한 목적 서로 위상차를 갖는 2이상의 펄스 신호열 중의 두 개의 신호열에 대하여 배타적 논리합 연산을 수행하는 단계; 상기 배타적 논리합 연산의 출력 신호열을 소정의 제1시간 동안 지연시키는 단계; 및 상기 배타적 논리합 연산의 출력 신호열과 상기 제1시간 동안 지연된 신호열에 대하여 배타적 논리합 연산을 수행하여 제1결과 신호열을 발생시키는 단계를 포함하는 체배화 방법에 의해서 구현될 수 있다.

본 발명의 또 다른 특징에 의하면, 상술한 목적은 상기 제1결과 신호열을 발생시키는 단계 이후에, 상기 제1시간보다 작은 소정의 제2시간 동안 상기 제1결과 신호열을 지연시키는 단계; 및 상기 제2시간동안 지연된 신호열과 상기 제1결과 신호열에 대하여 배타적 논리합 연산을 수행하여 제2결과 신호열을 발생시키는 단계를 더 포함하는 체배화 방법에 의해서 구현될 수 있다.

제2도는 본 발명에 따른 체배 회로(100)의 전체적인 구성을 개략적으로 도시한 것이다. 본 발명의 체배 회로의 전체적인 구성은 서로 위상차를 갖는 두 개의 펄스 신호열(1,2)에 대하여 배타적 논리합 연산을 수행하여 2체배 신호열(11)을 발생시키기 위한 제1XOR 게이트(20); 상기 2체배 신호열(11)과 클록 펄스(10)의 동기를 맞추기 위한 동기화 수단(40); 상기 동기화 수단(40)의 출력인 동기화된 2체배 신호열(3)으로부터 4베채 신호열(5)을 발생시키기 위한 제1회로 블록(120); 상기 4체배 신호열(5)로부터 8체배 신호열(7)을 발생시키기 위한 제2회로 블록(140); 및 상기 8체배 신호열(7)로부터 16체배 신호열(9)을 발생시키기 위한 제3회로 블록(160)을 포함한다.

상기 제1, 제2, 제3회로 블록(120,140,160)의 각각은 입력 체배 신호열을 소정의 시간만큼 지연시키기 위한 지연 회로; 및 상기 입력 체배 신호열과 상기 지연된 신호에 대하여 배타적 논리합 연산을 수행하여 상기 입력 체배 신호열을 2체배한 신호열을 발생시키기 위한 XOR 게이트를 포함한다.

상기 체배 회로(100)에 의하면, 2개의 입력 펄스 신호열(A상, B상)에 대한 2체배 신호열(3), 4체배 신호열(5), 8체배 신호열(7), 및 16체배 신호열(9)을 얻을 수 있다.

제1XOR 게이트(20)의 입력단에 입력되는 신호(1,2)는 일반적으로 인코더에서 발생하는 펄스 신호열로서 제6도에 도시된 바와 같이 서로 90。의 위상차를 갖는 A상과 B상의 펄스를 의미한다. 상기 신호(1,2)에 대하여 제1XOR 게이트(20)에 의해 배타적 논리합 연산을 행하고, 상기 제1XOR 게이트(20)의 출력 신호열(11)을 클록 펄스(10)을 트리거 입력으로 갖는 D 플립플릅으로 이루어진 동기화 수단(40)을 통과시킴으로써, 상기 동기화 수단(40)의 출력단에서 제6도에 도시된 바와 같은 동기화된 2체배 신호열(3)을 얻을 수 있다. 본 발명의 체배 회로에서는 종래의 체배 회로에서와는 달리 동기화 과정이 사용될 수 있는데, 이에 의하여 후술하는 4체배 신호열의 폭이 균일하게 된다. 만일 4체배 신호열의 폭에 대하여 어느 정도 차이가 허용되는 실시예에서는 상기와 같은 동기화 수단(40)은 불필요하다.

상기 2체배 신호열(3)을 사용하여 제1회로 블록(120)의 출력단(5)에서 4체배 신호열을, 제2회로 블록(140)의 출력단(7)에서 8체배 신호열을, 그리고 제3회로 블록(160)의 출력단(9)에서 16체배 신호열을 각각 얻는다. 상기 제1, 제2, 제3회로 블록(120,140,160)에 대해서는 이후 상세히 설명한다.

제3도는 상기 2체배 신호열(3)로부터 4체배 신호열(5)을 얻기 위한 본 발명의 제1회로 블록(120)을 도시한다. 클록 펄스(10)를 트리거 입력으로 갖는 D 플립플롭은 D단자의 신호를 클록 펄스(10)의 한 주기만큼 지연시켜 Q단자에 출력시키는 기능을 갖는다. 따라서, 도시된 바와 같은 연속된 4개의 D 플립플롭(60,62,64,66)은 지연 회로로서, 상기 클록 펄스(10) 주기의 4배의 시간(t1: 제6도)만큼 상기 2체배 신호열(3)을 지연시킨다. 상기 2체배 신호열(3)과 상기 t1만큼 지연된 신호열(4)에 대하여 배타적 논리합 연산을 행함으로써 제2XOR 게이트(68)의 출력단(5)에서 제6도에 도시된 바와 같은 4체배 신호열을 얻을 수 있다. 전술한 동기화 과정에 의하여 상기 2체배 신호열(3)이 클록 펄스(10)와 동기화되어 있으므로, 상기 4체배 신호열(5)은 균일한 간격을 이룰 수 있다.

제4도는 상기 4체배 신호열(5)로부터 8체배 신호열(7)을 얻기 위한 본 발명의 제2회로 블록(140)을 도시한다. 제3도에 대하여 전술한 바와 마찬가지로, 연속된 2개의 D 플립플롭(70,72)은 지연 회로로서, 상기 클록 펄스(10) 주기의 2배의 시간(t2: 제6도) 만큼 상기 4체배 신호열(5)을 지연시킨다. 상기 4체배 신호열(5)과 상기 t2 만큼 지연된 신호열(6)에 대하여 배타적 논리합 연산을 행함으로써 제3XOR 게이트(78)의 출력단(7)에서 제6도에 도시된 바와 같은 8체배 신호열을 얻을 수 있다.

제5도는 상기 8체배 신호열(7)로부터 16체배 신호열(9)을 얻기 위한 본 발명의 제3회로 블록(160)을 도시한다. 제3도 및 제4도에 대하여 전술한 바와 동일한 방법을 사용하여, 제4 XOR 게이트(88)의 출력단(9)에서 제6도에 도시된 바와 같은 16체배 신호열을 얻을 수 있다.

전술한 실시예에서, 클록 펄스(10)의 주파수 및 D 플립플롭의 개수는 필요한 시간 지연의 정도에 따라 적절히 조절할 수 있다. 이와 같이함으로써, 32체배 이상의 체배 신호열의 생성도 가능해진다.

또한, 전술한 실시예에서는, 2개의 펄스 신호열을 체배화하기 위한 체배 회로 및 체배화 방법에 대해서만 상세히 기술하였으나, 2이상의 펄스 신호열을 체배화하는 경우에도 상기 실시예의 체배 회로 및 체배화 방법이 그대로 적용될 수 있다.

지금까지 본 발명의 양호한 실시예에 대해 상세하게 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 첨부된 특허 청구의 범위에 의해 한정된 본 발명의 원리 및 배경을 벗어나는 일이 없이 본 발명을 여러 가지로 수정 및 변경시킬 수 있다. 따라서, 본 발명은 이상에 기재된 실시예에 한정되지 않는다.

Claims (4)

1. 서로 위상차를 갖는 2이상의 펄스 신호열을 체배화하기 위한 체배회로에 있어서, 상기 2이상의 펄스 신호열 중의 두 개의 신호열에 대하여 배타적 논리합 연산을 수행하기 위한 제1XOR 게이트(20); 상기 제1XOR 게이트(20)의 출력 신호열과 트리거 입력으로서 입력되는 소정의 클록 펄스(10)와의 동기를 맞추기 위한 동기화 수단(40); 상기 동기화된 제1XOR 게이트(20)의 출력 신호열을 소정의 제1시간 동안 지연시키기 위한 제1지연 수단(60,62,64,66); 상기 동기화된 제1XOR 게이트(20)의 출력 신호열과 상기 제1지연 수단(60,62,64,66)의 출력 신호열에 대하여 배타적 논리합 연산을 수행하기 위한 제2XOR 게이트(68)를 포함하는 것을 특징으로 하는 체배 회로.
2. 제1항에 있어서, 상기 제1시간보다 작은 소정의 제2시간 동안 상기 제2XOR 게이트의 출력 신호열을 지연시키기 위한 제2지연 수단; 및 상기 제2XOR 게이트의 출력 신호열과 상기 제2지연 수단의 출력 신호열에 대하여 배타적 논리합 연산을 수행하기 위한 제3XOR 게이트를 더 포함하는 것을 특징으로 하는 체배 회로.
3. 서로 위상차를 갖는 2이상의 펄스 신호열을 체배화하기 위한 방법에 있어서, 상기 2이상의 펄스 신호열 중의 두 개의 신호열에 대하여 배타적 논리합 연산을 수행하는 단계; 상기 배타적 논리합 연산의 출력 신호열을 트리거 입력으로서 입력되는 소정의 클록 펄스와의 동기를 맞추기 위한 동기화 단계; 상기 동기화된 상기 배타적 논리합 연산의 출력 신호열을 소정의 제1시간 동안 지연시키는 단계; 및 상기 동기화된 상기 배타적 논리합 연산의 출력 신호열과 상기 제1시간 동안 지연된 신호열에 대하여 배타적 논리합 연산을 수행하여 제1결과 신호열을 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
4. 제4항에 있어서, 상기 제1결과 신호열을 발생시키는 단계 이후에, 상기 제1시간보다 작은 소정의 제2시간 동안 상기 제1결과 신호열을 지연시키는 단계; 및 상기 제2시간 동안 지연된 신호열과 상기 제1결과 신호열에 대하여 배타적 논리합 연산을 수행하여 제2결과 신호열을 발생시키는 단계를 더 포함하는 것을 특징으로 하는 방법.