KR910002118A - 디글리처(deglicher)를 지닌 높은 해상도용 표본 클록 발생기 - Google Patents

디글리처(deglicher)를 지닌 높은 해상도용 표본 클록 발생기 Download PDF

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Abstract

내용 없음

Description

디글리처(DEGLICHER)를 지닌 높은 해상도용 표본 클록 발생기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 디지탈 제어 클록의 실시예를 도시하는 블록 다이어그램.
제2도는 본 발명에 따른 다지탈 제어 클록의 상세한 회로 실시예를 도시하는 개략도,
제3도는 위상 지연 스위치로 부터 야기되는 돌발 사고(glitch)를 제거하도록 제2도 회로의 브레드보드(breadboard)이행에 대한 동작을 도시하는 타이밍 다이어그램.

Claims (15)

  1. (a)복수개의 위상 클록 신호를 발생시켜 동일하게 이격된 위상 관계성을 지니는 수단, (b)복수개의 위상 클록 신호중 한 신호를 선택하는 커뮤테이터 수단, (c)상기 선택된 위상 클록 신호로 부터 스파이크를 제거하는 수단, 을 포함하는 디지탈 제어 클록.
  2. 수신 신호로 부터 데이타를 회복하는 사용하도록 표본 클록 신호를 발생시키는 디지탈 제어 클록에 있어서, (a)(i)기준 클록 신호를 제공하여 미리 선택된 주파수를 지니는 수정 발진기, (ii)복수개의 위상 클록 신호를 제공하여 상기 미리 선택된 주파수 및 동일하게 이격된 위상 관계성을 지니는 다중단 링 발진기, (iii)상기 기준 클록 신호 및 상기 위상 클록 신호중 한 신호를 수신하여 상기 위상 클록 신호의 주파수를 상기 미리 선택된 주파수에 동기시키도록 접속되는 아날로그 위상 동기 루프를 포함하는 다중 위상 클록 발생기, (b)(i)입력으로서 복수개의 위상 클록 신호를 수신하며 선택 입력 신호를 기초로한 출력으로서 상기 선택된 위상 클록 신호를 제공하는 멀티 플렉서, (ii)위상 전진/지연 입력신호에 응답하여 상기 선택 입력 신호를 발생시키는 수단을 포함하며 상기 위상 클록 신호중 한 신호를 선택하는 위상 커뮤테이터, (c)상기 선택된 위상 클록 신호로부터 스파이크를 제거하여 상기 표본 클록 신호를 제공하는 클록 디글리처를 포함하는 디지탈 제어 클록.
  3. 제2항에 있어서, 상기 디글리처는 (a)미리 선택된 제1양 만큼 상기 선택된 위상 클록 신호를 지연시켜 제1지연단 출력을 제공하는 제1지연단, (b)미리 선택된 제2양만큼 상기 제1지연단 출력을 지연시켜 제2지연단 출력을 제공하는 제2지연단, (c)입력으로서 상기 제1및 제2지연단 출력을 수신하며 출력으로서 상기 표본 클록을 제공하는 NAND 게이트를 포함하는 디지탈 제어 클록.
  4. 제3항에 있어서, 상기 제1지연단은 한쌍의 직렬 접속된 인버터 요소를 포함하며, 상기 제2지연단은 두쌍의 직렬 접속된 인버터 요소를 포함하고, 상기 제1및 제2지연단의 인버터 요소 각각은 상기 전압 제어 발진기(VCO)의 인버터에 정합되는 디지탈 제어 클록.
  5. 제3항에 있어서, (a)상기 미리 선택된 제2양만큼 표본 클록 신호를 지연시켜 제3지연단 출력을 제공하는 제3지연단, (b)입력으로서 제3지연단 출력 및 표본 클록 신호를 수신하며 표본 클록 출력을 제공하여 미리 선택된 듀티 사이클을 지니는 제2NAND게이트를 더우기 포함하는 디지탈 제어 클록.
  6. 제5항에 있어서, 상기제3지연단은 상기 표본 클록 출력이 50/50듀티 사이클을 지니도록 상기 VCO의 인버터에 정합되는 두쌍의 직렬 접속된 인버터를 포함하는 디지탈 제어 클록.
  7. 수신 신호로 부터 데이타를 숙신하는데 사용하도록 표본 클록 신호를 발생시키는 다지탈 제어 클록에 있어서, (a)(i)기준 클록 신호를 제공하여 미리 선택된 주파수를 지니는 수정 발진기, (ii)링 구성에 배치되며, 복수개의 위상 클록 신호중 한 신호를 각각의 출력이 제공하여 미리 선택된 주파수 및 동일하게 이격된 위상 관계성을 지니는 복수개의 직렬 접속된 전압 제어 발진기(VCO)인버터를 포함하는 전압 제어 발진기, (iii) 상기 기준 클록 신호 및 상기 위상 클록 신호중 한 신호를 수신함으로해서 상기 위상 클록 신호의 주파수가 상기 미리 선택된 주파수에 동기되도록 접속되는 아날로그 위상 동기 루프를 포함하는 다중 위상 클록 발생기, (b)(i)제어 신호에 응답하여 복수개의 위상 클록 신호중 한 신호를 선택하여 멀티플렉서 수단, (ii)입력신호에 응답하여 상기 제어 신호를 제공하는 상태기계, (iii)예비 상태기계 입력 신호를 저장하고 전진/지연 입력 코드에 응답하여 갱신된 상태기계 입력 신호를 제공되는 저장 수단, (c) 상기 선택된 위상 클록 신호로 부터 스파이크를 제거하여 회복된 클록 신호를 제공하는 디글리처수단을, 포함하는 디지탈 제어 클록.
  8. 제7항에 있어서, 상기 디글리처 수단은 (a)미리 선택된 제1양만큼 상기 선택된 위상 클록 신호를 지연시켜 제1지연단 출력을 제공하는 두개가 직렬 접속된 인버터를 포함하는 제1지연단, (b)미리 선택된 제2양만큼 상기 제1지연단 출력을 지연시켜 제2지연단 출력을 제공하는 4개가 직렬 접속된 인버터를 포함하는 제2지연단, (c)상기 제1및 제2지연단 출력을 입력으로서 수신함과 아울러 상기 표본 클록을 출력으로서 제공하는 NAND 게이트를 포함하는 디지탈 제어 클록.
  9. 제8항에 있어서, 상기 제1및 제2지연단을 포함하는 각각의 인버터가 상기 VCO의 인버터에 정합되는 디지탈 제어 클록.
  10. 제9항에 있어서, (a)상기 VCO를 포함하는 인버터에 각기 정합되는 4개의 인버터를 포함하며 상기 미리 선택된 제2양 만큼 상기 표본 클록 신호를 지연시켜 제3지연단 출력을 제공하는 제3지연단, (b)상기 표본 클록 신호 및 상기 제3지연단 출력을 수신하고 표본 클록 출력을 제공하여 50/50 듀티 사이클을 지니는 제2NAND게이트를 더우기 포함하는 디지탈 제어 클록.
  11. 표본 클록 신호를 발생시키는 방법에 있어서, (a)복수개의 위상 클록 신호를 발생시켜 동일하게 이격된 위상 관계성을 지니는 단계, (b)복수개의 위상 클록 신호중 한 신호를 선택하는 단계, (c)상기 선택된 위상 클록 신호로 부터 스파이크를 제거하는 단계를 포함하는 방법.
  12. 수신 신호로부터 데이타를 회복하는데 사용하도록 표본 클록 신호를 발생시키는 방법에 있어서, 디지탈 제어 클록에 있어서, (a)기준 클록 신호를 제공하여 미리 선택된 주파수를 지니는 단계, (b)복수개의 위상 클록 신호를 제공하여 미리 선택된 주파수 및 동일하게 이격된 위상 관계성을 지니는 단계, (c)상기 위상 클록 신호의 주파수를 상기 미리 선택된 주파수에 동기시키는 단계, (d)상기 위상 클록 신호중 한 신호를 선택하는 단계, (e)상기 선택된 위상 클록 신호로 부터 스파이크를 제거하여 상기 표본 클록 신호를 제공하는 단계를 포함하는 방법.
  13. 제13항에 있어서, 상기 선택된 위상 클록 신호로 부터 스파이크를 제거하는 단계는 (a)미리 선택된 제1양만큼 상기 선택된 위상 클록 신호를 지연시켜 제1지연단 출력 신호를 제공하는 단계, (b)미리 선택된 제2양만큼 상기 제1지연단 출력을 지연시켜 제2지연단 출력을 제공하는 단계, (c)입력으로서 상기 제1및 제2지연단 출력을, 출력으로서 상기 표본 클록 신호를 제공하는 NAND 게이트에 제공하는 단계를 포함하는 방법.
  14. 제14항에 있어서, (a)상기 미리 선택된 제2양만큼 상기 표본 클록 신호를 지연시켜 제3지연단 출력 신호를 제공하는 단계, (b)입력으로서 상기 표본 클록 신호 및 상기 제3지연단 출력을, 표본 클록 출력을 제공하여 미리 선택된 듀티 사이클을 지니는 제2NAND 게이트에 제공하는 단계를 더우기 포함하는 방법.
  15. 제15항에 있어서, 상기 표본 클록 출력은 50/50 듀티 사이클을 지니는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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