DE69023552T2

DE69023552T2 - Schaltung zur internen Strombegrenzung für schnellen Leistungsschalter.

Info

Publication number: DE69023552T2
Application number: DE69023552T
Authority: DE
Inventors: Tamas S Szepesi
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1989-06-16
Filing date: 1990-06-14
Publication date: 1996-09-19
Anticipated expiration: 2010-06-15
Also published as: EP0402928B1; US5018041A; KR0138760B1; EP0402928A2; EP0402928A3; DE69023552D1; KR910002118A; JP2841104B2; JPH03117360A

Description

Die vorliegende Erfindung bezieht sich generell auf Leistungsschaltungen, insbesondere der Bauart, bei der eine Steuerschaltung eingesetzt wird für das Begrenzen des Stroms im einem Leistungsschalter, und bevorzugte Ausführungsformen der Erfindung involvieren das Begrenzen des Stromes in einem hochseitigen Schalter und Schützen des Schalters gegen Kurzschlüsse.
In integrierten Schaltkreisen werden häufig Steuerschaltungen mit den Leistungsschaltungen integriert, um die schaltenden Elemente gegen exzessive Stromspannung, Temperatur usw. zu schützen. Zwei konventionelle strombegrenzende Schaltungen sind die klassische Leistungs-MOS- Schaltung und die Stromspiegelschaltung.
Gemäß Fig. 1 hat die klassische Leistungs-MOS-Schaltung 10 einen MOS FET 12, einen Stromerfassungswiderstand (RS), einen Verstärker 16 mit festgelegter Verstärkung (AI), einen Komparator 18, ein Tiefpaßfilter 20 und einen Flipflop 22.
Der klassische Schaltkreis 10 ist ein "unterseitiger" Leistungsschalter, da der schaltende Schaltkreis 10 nahe einer Last 24 und zwischen Masse 26 liegt. RS führt den gesamten Laststrom IL und erfaßt diesen Strom. RS hat typischerweise einen kleinen Erfassungswiderstand, um die Leistung zu minimieren, die über dem Erfassungswiderstand RS verbraucht wird. Die Spannung wird verstärkt vom Verstärker 16 und in den Komparator 18 eingegeben für den Vergleich mit einer Referenzspannung VCL. VCL ist die Strombegrenzungsspannung, und sie wird ausgewählt bei bekanntem Widerstandswert von RS, um der jeweiligen strombegrenzenden Schwelle zu entsprechen, so daß dann, wenn die Spannung über RS größer als oder gleich VCL ist, die Strombegrenzungsschaltung 10 weiteren Stromfluß durch den FET 12 beendet. Wenn die Spannung über RS größer als oder gleich VCL ist, gibt der Komparator 18 ein Signal 34 aus, auf das der Flipflop 22 reagiert. Der Flipflop 22 ist in dem Beispiel ein Q-Flipflop. Wenn demgemäß das Ausgangssignal des Komparators 18 hochliegt, ist der Ausgang niedrig, und ein Inverter 36 invertiert , was den FET-Schalter 12 abschaltet.
Das Signal aus dem Schalter 12 wird von dem Tiefpaßfilter 20 gefiltert vor der Verstärkung, um alle falschen Stromspitzen auszufiltern, die auftreten, wenn eine Diode (nicht dargestellt) von der Last 24 in Sperrichtung vorgespannt ist. Die Diode schaltet nicht augenblicklich ab, und demgemäß werden falsche Stromspitzen erzeugt, da die Diode anfänglich wie ein Kurzschluß wirkt. Wenn die Spitzen nicht ausgefiltert werden, kann der Komparator 18 unkorrekte Vergleichsergebnisse ausgeben.
Während der Schaltkreis 10 einfach aufzubauen ist, hat er mehrere Nachteile. Ein großer Leistungsanteil wird in RS umgesetzt; bei einer vollen internen Stromgrenze muß der Temperaturkoeffizient TC von RS berücksichtigt werden, da der Widerstandswert von RS sich mit der Temperatur ändert, und ein Tiefpaßfilter 20 oder eine vergleichbare Einrichtung ist erforderlich zum Schutz gegen falsche Grenztriggerung infolge der Erholungszeit der externen Fangdiode.
Da zusätzlich die Sperrerholungszeit konventioneller Dioden innerhalb eines Bereiches fällt, der gewöhnlich mehr als eine Größenordnung überdeckt (beispielsweise zwischen 25 ns und 350 ns), ist die erzielbare Minimumpulsbreite während des Strommodusbetriebes begrenzt zum Auffangen schlechter Diodenerholungszeit. Je länger die Erholungszeit (Diode), desto mehr begrenzt ist die kleinste Dauer der EIN-Zeit, die gesteuert werden kann. Demgemäß wird der Schaltkreis 10 verlangsamt, da die Pulsbreite breit genug sein muß, um die Diodenerholungszeit auszugleichen, und demgemäß ist der Schaltkreis nicht gut geeignet für die Anwendung in schnellen Schaltungen.
In Fig. 2 ist ein konventioneller Sensor-FET oder Stromspiegelschaltkreis 50 mit zwei MOS FETs 52, 53 in Parallelschaltung gezeigt. Der erste MOS FET 52 wird als Leistungs-FET (oder Leistungsschalter) bezeichnet, da er größer ist als der zweite MOS FET 53, der als Sensor-FET bezeichnet wird. Die FETs 52, 53 haben dieselben Charakteristiken, da sie auf demselben Siliciumwafer hergestellt werden. Die Stromspiegelschaltung 50 ist ein niederseitiger Leistungsschalter, da der schaltende Schaltkreis unter der Last 64 und zwischen Masse 66 liegt. Abweichend von dem herkömmlichen Schaltkreis 10 mißt der Stromspiegelschaltkreis 50 nicht den Strom durch den Leistungsschalter 52. Stattdessen wird der Laststrom IL auf einem niedrigeren Spiegel durch den Sensor-FET 53 gespiegelt. Der Strom IS im Sensor-FET 53 ist viel kleiner als der Strom Ip im Leistungs-FET 52. Da die beiden FETs 52, 53 jedoch im wesentlichen dieselbe Charakteristik haben, sind die Komponenten proportional zueinander. Der Strom Ip im Leistungs-FET 52 kann bestimmt werden, wenn der Sensor-FET-Strom IS bekannt ist, da die beiden Ströme Ip, IS in Beziehung zueinander stehen.
Die Verwendung des Sensor-FET 53 verringert die Leistungsgröße, die in RS umgesetzt wird, da zwar der Sensor-FET 53 den Leistungs-FET-Strom Ip imitiert, dies jedoch auf einer substantiell niedrigeren Stromhöhe tut als der Leistungs-FET-Strom Ip (beispielsweise ist IS 0,05% von Ip). Demgemäß führt RS nur etwa 1/2000 bis 1/10000 der Gesamtleistung von der Last 64. Dies deshalb, weil der Sensor-FET 53 erheblich kleiner als der Leistungs-FET 52 gemacht ist.
Der Strom im Sensor-FET IS wird erfaßt und gefiltert, bevor er vom Verstärker 56 verstärkt wird. Das verstärkte Signal wird mit einem Strombegrenzungsspannungssignal VCL in einem Komparator 58 verglichen.
Wiederum gibt dann, wenn die über RS abgefallene Spannung größer ist als VCL, der Komparator 58 ein Signal aus, das einen Flipflop 72 triggert. Das aus dem Flipflop 72 kommende Signal wird mittels Inverter 76 invertiert, und der Leistungsschalter 52 wird abgeschaltet. Der Komparator 58 schaltet den Leistungs-FET 52 erst dann ein, wenn der Sperrerholungsstrom durch den Leistungs-FET 52 fließt.
Während die Stromspiegelschaltung 50 das Problem des Leistungsverlustes in RS eliminiert, hat der Stromspiegelschaltkreis 50 dieselben Nachteile wie der herkömmliche Schaltkreis 10. Der Schaltkreis 50 hat auch den Nachteil, nichtlinear zu sein, was in einigen Anwendungsfällen unerwünscht ist. Es ist schwierig, diese Konstruktion in hochseitigen Schaltern zu verwenden, weil der Punkt, der normalerweise als Masse angesehen wird oder ein unveränderliches Potential in niederseitigen Schaltern, der Punkt in hochseitigen Schaltern ist, welcher mit der Last verbunden ist und wo demgemäß die Spannung dauernd wechselt.
Es wird nun auf Fig. 3 bezuggenommen, in der der Sensor-FET- Strombegrenzungsschaltkreis 80 mit einem hochseitigen Schalter verwendet wird. Bei dem hochseitigen Schalter ist die Sensor-FET-Schaltung 80 ähnlich der Stromspiegelschaltung 50 mit der Ausnahme, daß die Sensorschaltung 80 sich über der Last 94 und Masse befindet: Der Leistungs-FET 82 und Sensor-FET 83 liegen zwischen der Leistungsversorgung VS. Demgemäß wird VCL auf den Ausgang des Leistungsschalters 82 in Bezug gesetzt, nicht auf Masse wie im niederseitigen Schalter 50.
Bei einem hochseitigen Schalter sind die Gleichmoduseingangsspannung 84 des Stromverstärkers 86 und des Komparators 88 an den Ausgang des Leistungsschalters 82 gelegt, und demgemäß ist die Gleichmoduseingangsspannung 84 äquivalent dem Ausgang des Leistungsschalters 82.
Der Nachteil bei dieser Konstruktion ist, daß der Ausgang des Leistungsschalters 82 sich mit extrem hoher Geschwindigkeit von etwa 500 - 1000 V/µs zwischen Masse und VS während jedes EIN-AUS-Zyklusses bewegt.
In A 30A 30V DMOS Motor Controller and Driver, I.E.E.E. International Solid-State Circuits Conference (18. Feb. 1988) soll eine Schaltung für einen strombegrenzten Operationsverstärker mit einem Sensorwiderstand und Sensor-FET, verwendet in einer Konfiguration vom Typ der Fig. 3, illustriert sein. Die Schaltung hat einen Leistungs-FET und einen SENSOR-FET und verwendet den Spannungsabfall über einem Sensorwiderstand RS zum Erfassen des Sourcestromes des Leistungs-FET. Die Schaltung hat auch zwei Komparatorschaltkreise, von denen einer benutzt wird, wenn der Leistungs-FET EIN ist, und der andere verwendet wird, wenn der Leistungs-FET AUS ist.
Die Erfindung richtet sich auf einen Stromsteuerschaltkreis zur Verwendung in einem schaltenden Reglerschaltkreis. Die Stromsteuerschaltung hat eine leistungschaltende Komponente, die aus- und eingeschaltet wird, um Strom einer Last über eine periodische kontrollierbare Zeitdauer zuzuführen, und die Schaltung reagiert auf den Spannungsabfall über der leistungschaltenden Komponente. Die leistungschaltende Komponente hat einen Innenwiderstand, wenn sie Strom führt, so daß es einen feststellbaren und meßbaren Spannungsabfall über der leistungschaltenden Komponente für einen spezifizierten Stromfluß durch die leistungschaltende Komponente gibt. Der Stromsteuerschaltkreis umfaßt Referenzmittel für das Bereitstellen einer Referenzspannung und Mittel für das Vergleichen des Spannungsabfalls über der leistungschaltenden Komponente mit der Referenzspannung. Die Stromsteuerschaltung hat Mittel, die auf die Vergleichsmittel reagieren, für das Ausschalten der leistungschaltenden Komponente, wenn die Stromgrenzspannung erreicht ist. Diese Merkmale, enthalten in der Präambel des Anspruchs 1, sind bekannt aus DE-3 430 961.
Die Stromgrenzschaltung wird bestimmt durch die Schaltung mit einem Referenzmittel, das an die Leistungskomponente angekoppelt ist, für das Bereitstellen eines Widerstandswertes, der Änderungen in dem Widerstand der Leistungskomponente verfolgt oder imitiert. Das Referenzmittel wird vorgespannt durch eine Referenzstromquelle, die eine Stromgrenzspannung an dem Referenzmittel einstellt. Der Spannungsabfall über dem Referenzmittel und über der Leistungskomponente können verglichen werden zum Bestimmen, wann der Stromgrenzpegel erreicht worden ist.
Die Schaltung kann Vorspannmittel haben für das Vorspannen der Schaltung, wenn die Leistungskomponente ausgeschaltet ist, zum Bereitstellen von Referenzstrom mit einem Strompfad. Zusätzlich kann die Schaltung auch Mittel für das überwachen des Spannungsabfalls über der Leistungskomponente und Ausschalten der Leistungskomponente aufweisen, wenn der Spannungsabfall über der Leistungskomponente nicht unter einem vorgewählten Pegel während einer vorgewählten Zeitperiode liegt.
Es ist deshalb ein Ziel der Erfindung, eine Schaltung zu schaffen, um intern den Strom in schnellen hochseitigen Leistungsschaltern zu begrenzen.
Es ist vorteilhaft, daß der Einschaltwiderstand des Leistungsschalters der Schaltung als ein Sensorwiderstand verwendet werden kann.
Es ist vorteilhaft, daß eine Schaltung vorgesehen werden kann, die den Gleichmodusspannungsbereich des Strombegrenzungskomparator begrenzt und ihn im aktiven linearen Betriebsmodus hält, sowohl während der Ein- als auch während der Auszeiten des leistungschaltenden Elements zum Bereitstellen des schnellstmöglichen Strombegrenzungsbetriebes.
Es ist vorteilhaft, daß eine Schaltung vorgesehen werden kann, die den Leistungsschalter während Kurzschlußbedingungen schützt.
Es ist außerdem vorteilhaft, daß eine Strombegrenzungsschaltung für schnelle hochseitige Schalter vorgesehen werden kann, die nicht große Mengen an Leistung über Sensorwiderständen umsetzt oder eine filterartige Komponente erfordert, um gegen falsche Grenzwerttriggerung zu schützen.
Diese und weitere Ziele und Vorteile der vorliegenden Erfindung werden klar oder verdeutlicht im Zuge der folgenden Beschreibung der bevorzugten Ausführungsform der vorliegenden Erfindung.
In den Zeichnungen zeigen:
Fig. 1 ein Schaltungsdiagramm einer herkömmlichen Strombegrenzerschaltung;
Fig. 2 ein Schaltungsdiagramm einer Stromspiegelschaltung bei einem niederseitigen Schalter;
Fig. 3 ein Schaltungsdiagramm einer Stromspiegelschaltung in einem hochseitigen Schalter;
Fig. 4 ein Schaltungsdiagramm einer Stromspiegelschaltung, die die vorliegende Erfindung enthält;
Fig. 5 ein Schaltungsdiagram einer anderen Ausführungsform der vorliegenden Erfindung;
Fig. 6a-6f Zeitlagediagramme für die Schaltung der Fig. 5;
Fig. 7 ein anderes Schaltungsdiagramm unter Verwendung der vorliegenden Erfindung;
Fig. 8a-8k Diagramme entsprechend der Schaltung der Fig. 7 für den Zustand des nicht kurzgeschlossenen Kreises; und
Fig. 9a-9l Diagramme ähnlich Fig. 8a-8k für die Kurzschlußbedingung.
Indem auf Fig. 4 und 5 eingegangen wird, sind in diesen Strombegrenzungsschaltungen 200, 300 für augenblickliche Begrenzung des Spitzenstromes von hochseitigen Schaltern gezeigt. Die Schaltung 200 besteht aus zwei FETs 212, 213, nämlichen einem Leistungs-FET 212 und einem Referenz-FET 213, einem Komparator 218, einer Stromquelle ICL, einer Steuerschaltung 209 einschließlich eines Flipflops 222 und eines Inverters 236 und einem Klemm- und Entkopplungskreis 238. Der Referenz-FET 213 ist wesentlich kleiner als der Leistungs-FET 212, und in der bevorzugten Ausführungsform sind die FETs MOS FETs.
Der Leistungs-MOS FET 212 besteht aus N Zellen, und der Referenz-MOS FET 213 besteht aus n Zellen, worin n> =1 und N»n. Der Leistungs-FET 212 hat drei Anschlüsse 202, 203, 204: Der erste Anschluß 202 ist mit einer Versorgungsspannung VS verbunden, der zweite Anschluß 203 ist mit der Steuerschaltung 209 verbunden, die den Leistungs-FET 212 ein- und ausschaltet, und der dritte Anschluß 204 ist der Ausgangsanschluß, der mit einer Last 224 verbunden ist.
Auch der Referenz-FET 213 hat drei Anschlüsse: Der erste Anschluß 205 ist mit VS verbunden, der zweite Anschluß 206 ist mit dem zweiten Anschluß 203 des Leistungs-FETs 212 verbunden, und der dritte Anschluß 207 ist mit der Stromquelle ICL verbunden.
Der EIN-Widerstand des Leistungs-MOS-Transistors 212 kann als wie ein Stromsensorwiderstand arbeitend angesehen werden. Wegen der Variablität des EIN-Widerstandes einer solchen Komponente über der Temperatur und Prozeßvariationen jedoch wird der zweite FET (oder Referenz- FET) 213 verwendet zum Bereitstellen eines EIN-Widerstandes, der proportional zu den EIN-Widerstandsänderungen des Leistungs-FETs 212 ist und diesem folgt. Da der EIN-Widerstand des Referenz-FETs 213 proportional zu dem EIN-Widerstand des Leistungs-FETs 212 ist und ihm folgt, kann der ICL eingestellt werden, um eine Referenzspannung über dem Referenz-FET 213 bereitzustellen, gegen welche der Spannungsabfall über dem Leistungs-FET 212 verglichen werden kann.
ICL kann deshalb ausgewählt werden zum Erzeugen eines Spannungsabfalls über dem Referenz-FET 213, der gleich ist dem Spannungsabfall über dem Leistungs-FET 212, wenn der Strom durch den Leistungs-FET 212 dem Pegel gleichkommt, bei welchem die Strombegrenzung einsetzen soll. Der EIN-Widerstand des Referenz-FETs 213 hängt ab von den Prozeßparametern und der Temperatur und hängt schwach ab von der Spannung zwischen dem zweiten Anschluß 206 und dem dritten Anschluß 207, wenn VGS»VTH, worin FTH die Schwellenspannung des FET 212 ist.
Der Spannungsabfall über dem durchgeschalteten Leistungs-MOS- FET 212 ist viel höher als der maximal zulässige Spannungsabfall bei Sensorwiderständen RS nach dem Stand der Technik in den Sensor-FET-Typ Strombegrenzer-Schaltungen 50, 80, welche einen Verstärker 56, 86 erforderlich machten, um die Sensorspannung in die Komparatoren 58, 88 zu erhöhen. Demgemäß wird kein Stromverstärker (AI) benötigt, und deshalb ist das physikalische Layout der Schaltung kleiner als das physikalische Layout in den Sensor-FET-Strombegrenzerschaltungen 50, 80.
Der Referenz-FET 213 etabliert den Strombegrenzungseinstellpunkt. Die Last 224 ist mit dem Ausgang des Leistungs-FETs 204 verbunden. Eine Spannung V&sub1; aus dem Leistungs-FET 212 wird in den Komparator 218 eingegeben für den Vergleich mit einer Spannung V&sub2; aus dem Referenz- FET 213. Der Komparatorausgang COMPOUT ist in die Logikschaltung 209 geführt und triggert die Logikschaltung 209, um ein Signal auszugeben, welches steuert, ob der Leistungs-FET 212 EIN/AUSzuschalten ist.
Die Stromquelle ICL etabliert einen bekannten Strom durch den Referenz-FET 213, und die Referenzspannung V&sub2; wird bestimmt durch den EIN-Widerstand von FET 213. Da die beiden FETs 212, 213 dieselben Charakteristiken haben, steht der EIN-Widerstand des Leistungs-FET 212 in Beziehung zum EIN-Widerstand des Referenz-FETs 213. Der Widerstand von FET 213 unterscheidet sich vom EIN-Widerstand des FETs 212 basierend auf der Größe des FET, doch haben beide Komponenten 212, 213 denselben EIN- Widerstand pro Flächeneinheit.
Die erste Eingangsklemme des Komparators IN1 ist mit der Leistungs-FET-Ausgangsklemme 204 verbunden über die Klemm- und Entkopplungsschaltung 238. Die zweite Eingangsklemme IN2 ist der Referenz-FET- Ausgangsklemme 207 über die Klemm- und Entkopplungsschaltung 238 verbunden. Der Komparator 218 vergleicht den Spannungsabfall über dem Leistungs-FET 212 mit dem Spannungsabfall über dem Referenz-FET 213. Er gibt ein Signal COMPOUT aus, das das Ausschalten des Leistungs-FET 212 einleitet, wenn der Spannungsabfall über dem Leistungs-FET 212, hervorgerufen durch den durch den Leistungs-FET 212 fließenden Laststrom, gleich oder größer ist als der Referenz-FET-Spannungsabfall, induziert durch die Stromquelle ICL.
Der Laststrom ILOAD wird eingeschaltet durch den Leistungs-FET 212, und wenn der Leistungsschalter 212 eingeschaltet wird, wird die Spannung V&sub2; von dem Referenz-FET 213 gesetzt durch den EIN-Widerstand RONREF des Referenz-FETs und ICL, worin
V&sub2; = VS - RONREF x ICL - VD (1),
worin
RONREF = EIN-Widerstand des Referenz-FETs 212
ICL = Grenzstrom
VD = Spannungsabfall über der Klemm- und Entkopplungsschaltung 238.
Der Komparator 218 vergleicht V&sub2; mit V&sub1;, worin
V&sub1; = VS - RONPWR x ILOAD - VD (2),
worin
RONPWR = EIN-Widerstand des Leistungs-FETs 212.
Der Komparator 218 setzt den Eingangs-Flipflop 222 in der Logikschaltung 209 zurück und schaltet den Leistungsschalter 212 (Leistungs-FET) aus, wenn V&sub1; ≤ V&sub2;. Demgemäß wird der Leistungsschalter 212 AUSgeschaltet, wenn:
RONREF x ICL ≤ RONPWR x ILOAD (3).
RONPWR/RONREF ist etwa gleich n/N, da der Widerstandswert pro Zelle der beiden Komponenten 212, 213 etwa gleich ist, da sie auf demselben Stück Silicium unter denselben Prozeßbedingungen hergestellt wurden. Demgemäß ist der Laststrom ILOAD begrenzt auf:
worin
der Stromgrenzpegel ist. Demgemäß kann ILOAD programmiert werden mittels des Stromes ICL, da ICL « ILOAD. Die Klemmschaltung 238 klemmt die Eingänge zu dem Komparator IN1, IN2, wenn die FETs 212, 213 AUS sind, um die Eingänge des Komparators 218 innerhalb ihres aktiven linearen Gleichmodusspannungsbereichs zu halten, so daß der Komparator 218 nicht überstrom zu der Logikschaltung 222 signalisiert. Zusätzlich verbindet die Klemmschaltung 238 den Komparator 218 mit den FETs 212, 213, wenn sie EIN sind und löst die Verbindung zu ihnen, wenn sie AUS sind.
Indem nun auf Fig. 6a-e ebenfalls eingegangen wird, gilt, wenn der Leistungsschalter 212 AUS ist (V&sub2; < V&sub1;), wie in Fig. 6a und 6d wiedergegeben, daß der Komparatorausgang COMPOUT niedrigliegt, und, wie in Fig. 6e gezeigt, kann der Komparator 218 nicht den Flipflop 222 zurücksetzen, bis V&sub1;, die Spannung aus dem Leistungs-FET 212, auf nahezu sein Endpotential ansteigt. Zu diesem Zeitpunkt ist eine Stromspitze 225 (wiedergegeben in Fig. 6b), hervorgerufen durch die Sperrerholungszeit einer Blockierdiode D in der Last 242, beinahe vollständig vorüber.
Der Sperrerholungsstrom 225 für die Blockierdiode D ist während einer Zeit t&sub1; vorhanden, während welcher der Komparator 218 AUS bleibt. Der Komparator 218 wird nicht beeinflußt von der Stromspitze 225, was eine falsche Triggerung des Komparators 218 hervorrufen könnte. Der Sperrerholungsstrom 225 erzeugt auch eine verzögerte Änderung in der Spannung V&sub3; aus dem Leistungs-FET 212. Indem man Fig. 6b und c gemeinsam betrachtet, wird V&sub3; negativ während der Sperrerholungszeit t&sub1; der Blokkierdiode und steigt dann auf sein Endpotential VS-VDS PWR (Source-Spannung - Drain-Source-Spannung für den Leistungs-FET), nachdem die Spitze 225 vorüber ist.
Es wird angenommen, daß auf diese Weise die Strombegrenzungsschaltung 200 inhärent die "falsche" Stromspitze 225 ausgattert, wodurch die Notwendigkeit für ein Tiefpaßfilter vermieden wird und die Zeit verringert wird, die erforderlich ist für die Ausführung der Strombegrenzungsoperation.
In Fig. 5 ist eine andere Strombegrenzungssteuerschaltung 300 ähnlich der Steuerschaltung 200 aus Fig. 4 wiedergegeben. Die Schaltung 300 hat eine Last 224 und eine Klemmschaltung 238 mit einem Paar von Dioden D1, D2, einer verfolgenden Stromquelle I'CL und zwei Bipolar- Sperrschichttransistoren Q1 und Q2. Ähnliche Elemente sind mit den gleichen Bezugszeichen/Bezeichnungen versehen. Die Last 224 umfaßt eine Induktivität LO, eine Fangdiode D, einen Kondensator C&sub0; und einen Lastwiderstand RL. Die Strombegrenzungsschaltung 300 überwacht und begrenzt die Last 224 durch Begrenzen des maximalen Spitzenstromes, den man durch die Induktivität LO fließen läßt. Die Induktivitätsspannung ändert sich augenblicklich, jedoch ändert sich der Strom durch die Induktivität langsam, da
VLO = LO di/dt
Die Klemm- und Entkopplungsschaltung 238 ist eingefügt zwischen einer Klemmvorspannspannung VBIAS und den Komparatoreingängen IN1, IN2. VBIAS wird relativ zu der Versorgungsspannung VS erzeugt und wird so gewählt, daß Q1 und Q2 AUS sind, wenn FETs 212 und 213 leitend sind, selbst bei Lastströmen, die geringfügig höher sind als ILOAD. Die Klemmvorspannspannung VBIAS hat grob denselben Temperatureffizienten wie der EIN-Widerstandswert des Leistungs-FET 212.
Wenn der Leistungs-FET 212 und Referenz-FET 213 EIN sind, ist die Klemmschaltung 238 nicht aktiv und beeinflußt nicht, wie die Schaltung 300 arbeitet. V&sub2; wird nicht höher sein als VS -ICL x RREF, und V&sub1; wird nicht durch Q1 geklemmt. Wenn jedoch die FETs 212, 213 AUS sind, werden D&sub2; und D&sub2; in Sperrichtung vorgespannt, und die Klemmschaltung 238 klemmt die Eingänge des Komparators IN1, IN2, so daß die Spannung von IN1 immer positiver ist als die Spannung an IN2. Demgemäß ist der Komparator COMPOUT niedrig, und er signalisiert keinen Uberstrom. Zusätzlich wird der Gleichmodusspannungshub an den Eingängen des Komparators IN1, IN2 begrenzt auf einen deutlich kleineren Wert als der Spannungshub an der Ausgangsklemme 204 des Leistungs-FETs 212, wenn FETs 212 und 213 AUS sind. Auf diese Weise wird sichergestellt, daß der Komparator 218 immer im aktiven Gleichmodusbereich ist und es eine Erholungszeit nach dem Einschalten gibt.
Zusätzlich sind die Dioden D&sub1; und D&sub2; eingefügt zwischen den Komparatoreingangsklemmen IN1, IN2 und den Ausgangsklemmen 204 bzw. 207 des Leistungs-FETs 212 bzw. Referenz-FETs 213. Die Anode von D&sub1; ist verbunden mit der Ausgangsklemme des Leistungs-FETs 204, und die Katode von D&sub1; ist verbunden mit der ersten Eingangsklemme IN1 des Komparators 218 und der mitlaufenden Stromquelle ICL. Die mitlaufende Stromquelle ICL folgt dem Strom der Stromquelle ICL.
Die Anode von D&sub2; ist verbunden mit der Ausgangsklemme 207 von Referenz-FET 213, und die Katode von D&sub2; ist verbunden mit der zweiten Eingangsklemme IN2 des Komparators 218 und mit der Stromquelle ICL.
D&sub1; und D&sub2; sind Blockierdioden, die wie Schalter arbeiten. D&sub1; und D&sub2; trennen die Source-Anschlüsse 204, 207 der FETs 212 bzw. 213 von den Komparatoreingängen IN1, IN2 während der AUS-Zeit der FETs 212, 213. In Sperrichtung vorgespannt erhalten die Dioden D1, D2 die Spannungsdifferenz zwischen VBIAS und der Ausgangsspannung der FETs 212, 213, die etwa 0 beträgt. Demgemäß begrenzen die Dioden D&sub1;, D&sub2; und die Klemmschaltung 238 den Gleichmodusspannungsübergang der Komparatoreingänge IN1, IN2, wodurch sichergestellt wird, daß die Komparatoreingänge IN1, IN2 immer innerhalb ihres aktiven Gleichmodusbereichs sind und die höchste mögliche Betriebsgeschwindigkeit ohne Erholungszeit gegeben ist.
Es wird wieder auf Fig. 6a-6f bezuggenommen, welche die Zeitlagediagramme für die Schaltung 300 der Fig. 5 zeigen. Fig. 6a ist ein Zeitlagediagramm zur Illustration, wann der Leistungsschalter 212 EIN ist, (d.h. wenn es ein Spannungspotential zwischen dem Gate und der Source des FET gibt). Fig. 6b ist ein Zeitlagediagramm zur Illustration des Laststromes ILOAD, wenn der Leistungs-FET 213 EIN/AUS ist. Die Sperrerholungszeit der Diode ist t&sub1;, und der Sperrerholungsstrom 225 sieht wie eine "Spitze" aus; bei t&sub2; erreicht die Diode D ein Gleichgewicht, und die Diodenspannung beginnt sich umzukehren, und der Diodenstrom beginnt abzunehmen.
Das Verhältnis von t&sub1; zu t&sub2; hängt ab von der Sanftheit der Erholungscharakteristik der Fangdiode. üblicherweise ist jedoch t&sub2; < 0,2 t&sub1;, wobei t&sub2; < = 20-50 ns ist. In den meisten Fällen übernimmt die inhärente Verzögerung des Komparators 218 den Abschnitt von t&sub2;, während welchem ILOAD größer
Wenn Dioden mit sehr sanfter Erholung und sehr schnelle Komparatoren verwendet werden, kann eine gewisse Verzögerung (Filterung) erforderlich sein (LPF in Fig. 5). Die benötigte Verzögerung ist jedoch eine Größenordnung niedriger als die Verzögerung, die in dem herkömmlichen Schaltkreis 10 benötigt wird. Demgemäß kann diese kleine Zeitverzögerung durch Widerstands- und Kondensatorwerte erzielt werden, die in monolithisch integrierten Schaltkreisen verfügbar sind. Keine externen Komponenten sind erforderlich wie im Falle der erheblichen analogen Zeitverzögerung früherer Ansätze.
Wie dargestellt, nimmt nach dem Verstreichen der Sperrerholungszeiten t&sub1; und t&sub2; der Diode der Laststrom auf ILOAD PEAK zu, der maximale Strom, den man in die Last fließen lassen darf. Wenn der maximale Strom erreicht ist, wird der Leistungsschalter 212 abgeschaltet, und der Komparator 218 gibt ein Signal COMPOUT ab, wie in Fig. 6e dargestellt zum Ausschalten des Leistungsschalters 212.
Fig. 6e ist ein Zeitlagediagramm des Komparatorausgangs COMPOUT. Wenn der Leistungs-FET 212 EIN ist, ist die Diode D AUS und der Strom ILOAD in der Induktivität steigt linear an mit einer Steigung von
Der Komparator 218 wird durch die Klemmschaltung 238 während der meisten Zeit der Erholungszeit t&sub1; der Diode gesperrt, womit falsche Grenztriggerung vermieden wird. COMPOUT ist etwa null, wenn der Leistungs-FET 212 EIN ist. Am Ende der EIN-Zeit des Leistungsschalters 212 jedoch, wenn der Induktivitätsstrom seinen Spitzenwert ILOAD PEAK erreicht, wird V&sub1; etwa gleich V&sub2;, COMPOUT geht hoch, und der Leistungsschalter 212 wird AUSgeschaltet.
Gemäß Fig. 6c ist die Spannung V&sub3; die Spannung, gemessen am Ausgang des Leistungsschalters 212. V3 wird anfänglich negativ während der Sperrerholungszeit t&sub1; der Diode D, steigt jedoch dann an auf den Endpegel von VS - VDSPWR, worin VDSPWR die Drain-Source-Spannung von FET 212 ist. V&sub3; und ILOAD nehmen rapid ab, wenn der FET 212 ausgeschaltet wird.
Indem nun auch auf Fig. 6d eingegangen wird, sind die Spannungen V&sub1; und V&sub2; gezeigt, wenn der Leistungsschalter 212 EIN bzw. AUS ist. Wie dargestellt, ist anfänglich, wenn der Leistungsschalter AUS ist, V&sub1; > V&sub2;. Wenn der Schalter EIN ist, bleibt V&sub1; größer als V&sub2;, jedoch mit zunehmender Dauer der EIN-Zeit nimmt die Spannungsdifferenz zwischen V&sub1; und V&sub2; ab, so daß dann, wenn V&sub2; im wesentlichen gleich V&sub1; ist, der Leistungsschalter 212 AUSgeschaltet wird und V&sub1; wieder größer wird als V&sub2;. Demgemäß ist V&sub1; größer als V&sub2;, wenn der Leistungsschalter 212 AUS ist und wenn der Schalter 212 EIN ist. Der Schalter 212 wird AUSgeschaltet, wenn V&sub1; = V&sub2;.
Betrachtet man die Fig. 6f zusammen mit Fig. 6b, wenn der Schalter 212 AUS ist, so wird der Induktivitätsstrom ILO von der Diode D geführt. Der Induktivitätsstrom ILO nimmt linear ab, bis der Leistungsschalter 212 wieder Eingeschaltet wird, an welchem Punkt die Induktivität LO beginnt, Energie zu speichern und demgemäß der Induktivitätsstrom ILO linear zunimmt.
Es wird nun auf Fig.7 eingegangen, die einen anderen Strombegrenzerschaltkreis 400 ähnlich der Schaltung der Fig. 5 zeigt, jedoch modifiziert, um den Leistungsschalter 212 zu schützen, wenn es einen Kurzschluß gibt zwischen dem Ausgang des Leistungsschalters 204 (V&sub3;) und Masse. Wenn in der Schaltung der Fig. 5 ein Kurzschluß auftritt, bleibt der Komparator 218 gesperrt, und der Leistungsschalter 212 ist ungeschützt. Die Klemmschaltung 238 sperrt den Komparator 218, weil sonst der Komparator 218 Überstrom im AUS-Zustand anzeigen würde und nicht ermöglichen würde, den Schalter 213 EINzuschalten.
Ein zweiter Komparator 250 überwacht die Spannung V&sub3; am Ausgang des Leistungs-FET 212, um festzustellen, ob die Ausgangsspannung V&sub3; des Leistungsschalters 212 über die Vorspannspannung VBIAS ansteigt, wenn der Leistungs-FET 212 EIN ist. Ist dies der Fall, bedeutet es, daß der Leistungs-FET 212 normal arbeitet und geschützt ist gegen überstrom durch den Komparator 218. Wie oben diskutiert, wird VBIAS so gewählt, daß Q1 und Q2 AUS sind, selbst dann, wenn der Laststrom größer ist als
VBIAS soll so gewählt werden, daß VS - VBIAS > VS - V&sub3; unter allen Umständen, wenn der Schalter 213 EIN ist und der Laststrom kleiner oder äquivalent ist mit dem maximal möglichen Stromgrenzwert. Beispielsweise ist in der bevorzugten Ausführungsform VBIAS das Zweifache des Strombegrenzungswertes.
Der zweite Komparator 250 hat zwei Eingangsklemmen IN21 und IN22 und eine Ausgangsklemme COMPOUT2. Die Spannung aus dem COMPOUT2 ist V&sub1;&sub0;. IN21 ist mit dem Ausgang 204 des Leistungs-FETs 212 verbunden über die D1-Diode (V&sub1;). IN22 ist mit V&sub4; verbunden, einer Spannung, die etwas über dem geklemmten (minimalen) Wert von V&sub1; liegt.
COMPOUT2 ist verbunden mit einer Zeitgeberlogikschaltung 254, umfassend einen zweiten Flipflop FF2, ein Verzögerungselement 253, einen Aussperrschaltkreis 256 und ein ODER-Gatter OR1. V&sub1; ist die Spannung am ersten Eingang IN21 in den zweiten Komparator 250, und V&sub4; ist die Spannung am zweiten Eingang IN22.
Es soll nun Fig. 7 gemeinsam mit Fig. 8a-8k betrachtet werden, welche die Bedingungen ohne Kurzschluß illustrieren. Fig. 8a ist ein Diagramm zur Illustration der Taktimpulse, die von FF1 empfangen werden. Fig. 8b illustriert den Laststrom ILOAD, wenn der Leistungs-FET 212 EIN bzw. AUS ist, wo die Spitze 225 der Sperrerholungsstrom ist und ILOAD PEAK der Spitzenlaststrom ist, der ausgeschaltet wird. Fig. 8c ist ein Diagramm zur Illustration der Ausgangsspannung V&sub3; aus dem Leistungs-FET 212, wo die Spannung anfänglich negativ steht während der Sperrerholungszeit der Diode. Die Spannung steigt dann auf ihren Endpegel, wenn der Leistungs-FET 212 EIN ist und nimmt rapid ab, wenn der FET 212 AUSgeschaltet wird. In Fig. 8d ist der Leistungsschalter 212 EIN, wenn V&sub1; > V&sub2;. Anfänglich, wenn der Leistungsschalter 212 AUS ist, gilt V&sub1; > V&sub2;, und wenn der Schalter 212 EIN ist, bleibt V&sub1; > V&sub2;, doch wenn der Induktivitätsstrom während der EIN-Zeit zunimmt, nimmt die Spannungsdifferenz zwischen V&sub1; und V&sub2; ab, so daß dann, wenn V&sub2; im wesentlichen gleich V&sub1; ist, der Leistungsschalter 212 AUSgeschaltet wird, und V&sub1; wieder größer wird als V&sub2;.
Fig. 8e zeigt die Klemmspannung V&sub4;, die höher eingestellt ist als die Drain-Source-Spannung des Leistungs-FETs 212 bei dem maximalen vorhersehbaren Laststrom (beispielsweise das Zweifache der maximalen Drain-Source-Spannung von FET 212).
In Fig. 8e bis 8k ist unter Nichtkurzschlußbedingungen, wenn der Leistungs-FET 212 EIN ist, V&sub1; > V&sub4;, und der zweite Komparator 250 gibt ein logisch hochliegendes Signal in OR1. Der -Ausgang von FF1 ist ebenfalls in OR1 eingespeist. Das logische Hoch am Ausgang OR1, erzeugt durch den zweiten Komparatorausgang COMPOUT2, hält eine logische 1 an dem Löscheingang von FF2, was seinerseits den Q-Ausgang von FF2 niedrigschaltet. Die Aussperrschaltung 256 wird nicht getriggert, weil sie durch eine logische 1 getriggert würde. Der Ausgang der Aussperrschaltung V&sub7; ist verzögert. V&sub7; wird eingegeben in ein zweites ODER-Gatter OR2 zusammen mit COMPOUT. COMPOUT liegt hoch, wenn V&sub1; etwa gleich V&sub2; ist, wie in Fig. 8i dargestellt. OR2 gibt ein logisch hoch aus, wenn COMPOUT=1. Der OR2-Ausgang V&sub9; wird in die Löschklemme von FF1 eingegeben, wo Q hochbleibt und ein logisch niedrig ist, wie in Fig. 8k dargestellt. wird dann in einen Inverter eingegeben, der oder V&sub5; aus logisch niedrig auf logisch hoch invertiert. oder V&sub5; entspricht dem Ausgang von FF1. Wenn niedrig ist, ist der Leistungs-FET 212 EIN. Nach der Invertierung durch einen Inverter wird eingegeben in ein Verzögerungselement 253 mit einer Verzögerung von tdelay.
Die Verzögerungszeit tdelay wird so ausgewählt, daß sie lang genug ist, um die Sperrerholungszeit der schlechtesten Diode zu überbrücken. In der bevorzugten Ausführungsform wird eine Verzögerung von 5-600 ns ausgewählt. Zusätzlich wird die Klemmspannung VS - V&sub4; höhergesetzt als die Drain-Source-Spannung von FET 212 bei dem maximal vorhersehbaren Laststrom (beispielsweise das Zweifache von maximalem VDS). V&sub6; entspricht dem Ausgang des Verzögerungselements 253, was der Takteingang für FF2 ist. Sein ins Positive gehender Wechsel triggert FF2 um td nach dem Einschalten des Leistungs-FETs 212, solange er nicht gelöscht ist durch den zweiten Kömparator 250 wie dies der Fall wäre während des Normalbetriebes, der oben diskutiert wurde.
Da RDSON von FET212 stark temperaturabhängig ist, wird die ausgewählte Klemmspannung V&sub4; gültig sein über einen weiten Temperaturbereich nur dann, wenn VB etwa denselben Temperaturkoeffizienten hat wie RDSON, wobei VB = VS - VBIAS. RDSON hat einen Temperaturkoeffizienten von annähernd +6800 ppm/ºC. VB kann etwa denselben Temperaturkoeffizienten TC wie RDSON erreichen durch Verwendung eines diffundierten Widerstandes mit einem TCR von 2000-300 ppm/ºC und einer Stromquelle (IBIAS) mit einem Temperaturkoeffizienten TCIB = 6800 - TCR.
In den Fig. 8f und 8h ist V&sub1;&sub0; das Spannungssignal aus dem zweiten Komparator 250. Wenn der Leistungsschalter 212 durchschaltet, geht V&sub3; auf hoch und V&sub1;&sub0; geht ebenfalls hoch. V&sub1;&sub0; geht hoch, weil der Komparator 250 erkennt, daß V&sub1; höher ist als V&sub4;. Solange V&sub1;&sub0; hochliegt, können demgemäß der Q-Ausgang von FF2 und der Ausgang V&sub7; der Aussperrschaltung 256 nicht hochgehen.
In Fig. 8g ist V&sub6; die Spannung aus der Verzögerungsschaltung 253. Die Verzögerungsschaltung 253 wird getriggert, wenn der Schalter 212 eingeschaltet wird und V&sub6; eine positive Flanke ist, wenn die vorgegebene Zeitverzögerung tdelay verstrichen ist. Wenn die positive Flanke von V&sub6; kommt, ist V&sub1;&sub0; immer noch hoch und V&sub6; kann FF2 nicht setzen, so daß die Verzögerung nicht das Ausschalten der Schaltung 400 einleiten. Solange demgemäß V&sub1; größer ist als V&sub4;, ist die Kurzschlußschutzschaltung nicht aktiv.
Es wird nun auf die Diagramme der Fig. 9a-9l eingegangen entsprechend der Kurzschlußbedingung für die Schaltung der Fig. 7. Wenn V&sub3; über V&sub4; ansteigt, dann ist der Leistungsschalter 212 im Normalbetrieb, und der Strom durch den FET 212 wird begrenzt durch den Komparator 218. Wenn infolge eines Kurzschlusses oder einer exzessiven Last am Ausgang des Leistungsschalters 212 V&sub3; nicht über V&sub4; steigen kann, dann triggert das Signal aus dem Verzögerungselement 253 den zweiten Flipflop 252, nachdem eine vorgegebene Verzögerungszeit verstrichen ist. Der zweite Flipflop 252 seinerseits sendet ein Signal zum ersten Flipflop 222, zum Löschen des Flipflops 222, so daß der Leistungsschalter 212 Ausgeschaltet wird.
Wenn ein Kurzschluß vorliegt, hält der Aussperrschaltkreis 256, bei dem es sich um einen monostabilen Multivibrator handeln kann, den CLEAR-Eingang des ersten Flipflops FF1 hoch für eine vorbestimmte Zeit, um sicherzustellen, daß der Leistungsschalter 212 nicht EINgeschaltet werden kann, bevor die vorbestimmte Zeit verstrichen ist. Der Aussperrschaltkreis 256 sperrt den Leistungs-FET 212, wenn der zweite Komparator 250 den Leistungsschalter 212 ausschaltet, um das maximale Tastverhältnis im Kurzschluß zu begrenzen. Das maximale Tastverhältnis während Kurzschluß wird begrenzt auf tdelay/tlockout, und demgemäß wird der mittlere Strom des Leistungsschalters 212 begrenzt.
Wie in Fig. 9b dargestellt, ist der Laststrom ILOAD größer als der Strombegrenzungspegel, und wie in Fig. 9c gezeigt, ist die Spannung V&sub3; aus dem Leistungs-FET 212 sehr klein im Vergleich mit dem Laststrom ILOAD. V&sub1; bleibt höher als V&sub2; wegen der Klemmschaltung 238 (Fig. 9d). Die Klemmspannung V&sub4; ist höher als V&sub1; (Fig. 9e), so daß der zweite Komparator 250 mit seinem Ausgang V&sub1;&sub0; auf einer logischen Null liegt (Fig. 9f) und das Verzögerungselement 253 ein verzögertes Taktsignal V&sub6; nach der entsprechenden Verzögerungszeit ausgibt (Fig. 99).
Die positive Flanke von V&sub6; setzt V&sub7; (Fig. 9h). Wenn V&sub6; hochliegt, wird FF2 getriggert und V&sub7; wird auf positiv gesetzt durch den Aussperrkreis 256. V&sub7; bleibt positiv für eine vorbestimmte Zeit: die Dauer der Aussperrzeit tlockout. Alle weitere Eingangstaktimpulse werden ignoriert, und auf diese Weise wird FF1 gesperrt. , V&sub5; aus FF1, ist 1, und FET 212 ist abgeschaltet, bis die Aussperrzeit verstrichen ist, da der Inverter invertiert, wodurch der Leistungs-FET 212 Ausgehalten wird. Auf diese Weise wird die AUS-Periode verlängert, um sicherzustellen, daß das Tastverhältnis kurz ist während der Kurzschlußbedingung.
Nachdem so die Erfindung beschrieben worden ist, ist erkennbar, daß Fachleute verschiedene Modifikationen oder Zufügungen an der bevorzugten Ausführungsform vornehmen können, die gewählt wurde, um die Erfindung zu illustrieren, ohne daß von dem Schutzumfang der Ansprüche abgewichen würde.

Claims

1. Eine Stromsteuerschaltung zur Verwendung in einer schaltenden Regelschaltung der Bauart, die eine Leistungsschaltkomponente (212) umfaßt, die aus- und eingeschaltet wird zum Einspeisen von Strom in eine Last (224) über eine periodische steuerbare Zeitdauer, wobei die Leistungsschaltkomponente einen Innenwiderstand aufweist, wenn sie Strom führt, so daß ein bestimmbarer und meßbarer Spannungsabfall über der Leistungsschaltkomponente für einen spezifizierten Stromfluß durch die Leistungsschaltkomponente vorliegt, welche Steuerschaltung Referenzmittel (213) umfaßt für das Bereitstellen einer Referenzspannung sowie Mittel (218) für das Vergleichen des Spannungsabfalls über der Leistungsschaltkomponente und der Referenzspannung, sowie Mittel (209), die auf die Vergleichsmittel reagieren für das Ausschalten der Leistungsschaltkomponente, wenn eine Stromgrenze durch die Leistungsschaltkomponente erreicht ist, dadurch gekennzeichnet, daß das Referenzmittel (213) mit der Leistungsschaltkomponente (212) gekoppelt ist, um synchron mit dieser geschaltet zu werden, und für das Bereitstellen eines Widerstandswertes, der proportional zu dem Innenwiderstand der Leistungsschaltkomponente ist und dessen Innenwiderstandsänderungen folgt, und daß Mittel (Ic1) vorgesehen sind für die Lieferung eines Referenzstromes an die Referenzmittel, wobei die Höhe von zugeführtem Referenzstrom so ausgewählt ist, daß es einen Spannungsabfall über dem Referenzmittel gibt, der im wesentlichen gleich ist dem Spannungsabfall über der Leistungsschaltkomponente, wenn der Stromgrenzpegel des Stromes durch die Leistungsschaltkomponente fließt.

2. Die Schaltung nach Anspruch 1, bei der dem Vergleichsmittel ein aktiver Gleichmodusspannungsbereich zugeordnet ist, und die ferner umfaßt:

Mittel (238) für das Klemmen der Eingänge der Vergleichsmittel (218), wenn die Leistungsschaltkomponente ausgeschaltet ist, so daß das Vergleichsmittel (218) in dem aktiven Gleichmodusspannungsbereich arbeitet und keinen Überstrom signalisiert.

3. Die Schaltung nach Anspruch 2, bei der der Gleichmodusspannungshub an den Eingängen des Vergleichsmittels (218), wenn die Leistungskomponente aus ist, begrenzt ist relativ zu dem Spannungsabfall über der Leistungsschaltkomponente.

4. Die Schaltung nach Anspruch 2 oder 3, bei der die Klemm- Mittel einen Transistor (Q2) umfassen.

5. Die Schaltung nach einem der Ansprüche 1 bis 4, ferner umfassend:

Mittel (250) für die Überwachung des Spannungsabfalls über der Leistungsschaltkomponente (212) und für das Ausschalten der Leistungsschaltkomponente, wenn der Spannungsabfall über der Leistungsschaltkomponente nicht unter einem vorgewählten Pegel während einer vorgewählten Zeitperiode liegt.

6. Die Schaltung nach einem der Ansprüche 2 bis 5, ferner umfassend:

Mittel (D1, D2) für das Abtrennen der Vergleichsmittel (218) von der Leistungsschaltkomponente (212) und dem Referenzmittel (213), wenn die Leistungsschaltkomponente aus ist.

7. Die Schaltung nach Anspruch 6, bei der die Abtrennmittel (D2) ferner den Referenzstrom von dem Referenzmittel (213) abtrennen, wenn die Leistungsschaltkomponente aus ist.