KR0138760B1 - 디글리처를 지닌 높은 해상도용 표본 클록 발생기 - Google Patents

디글리처를 지닌 높은 해상도용 표본 클록 발생기

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KR0138760B1
KR0138760B1 KR1019900008809A KR900008809A KR0138760B1 KR 0138760 B1 KR0138760 B1 KR 0138760B1 KR 1019900008809 A KR1019900008809 A KR 1019900008809A KR 900008809 A KR900008809 A KR 900008809A KR 0138760 B1 KR0138760 B1 KR 0138760B1
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제페시 타마스
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존 지. 웨브
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Abstract

내용 없음

Description

디글리처(DEGLICHER)를 지닌 높은 해상도용 표본 클록 발생기
제1도는 본 발명에 따른 디지탈 제어 클록의 실시예를 도시하는 블록 다이어그램.
제2도는 본 발명에 따른 디지탈 제어 클록의 상세한 회로 실시예를 도시하는 개략도.
제3도는 워상 지연 스위치로 부터 야기되는 돌발사고(glitch)를 제거하도록 제2도 회로의 브레드 보드(breadboard)이행에 대한 동작을 도시하는 타이밍 다이어그램.
[저작권 인지 사항]
본 특허서류의 명세서 부분은 저작권 보호를 받는 비공개된 자료를 포함한다. 저작권 소유자는 특허 및 상표청의 특허 서류 또는 기록에 본 명세서 부분이 나타나 있는 경우, 특허 서류 도는 특허 명세서중 어느것에 의한 복제에 반대하지 않지만, 그러하지 않은 경우에는 모든 저작권을 소유한다.
[발명의 분야]
본 발명은 원격 통신 시스템에 관한 것으로 특히, 수신 신호로 부터 데이타를 회복하는데 사용되는 클록 스테핑(stepping)상에 매우 미세한 해상도를 제공하도록 다중 워상 링 발진기를 사용하는 디지탈 제어 클록에 관한 것이다.
[선행 기술의 설명]
종합 정보 통신망(Integrated services digital network, 이하 ISDN이라 한다) U-인더페이스 응용과 같은 어떤 전송 시스템에서 수신 신호로 부터 데이타를 신뢰성있게 회복하기 위하여는, 상기 수신 신호를 표본화하는데 사용되는 클록상에 매우 엄중한 지터(jitter)제어가 있어야 한다. 지터는 때를 맞춘 디지탈 신호의 이상적인 위치로부터 디지탈 신호의 변화량을 단축용어로 기술하고자 사용된 용어이다.
종래에는 수신 신호로 부터 표본 클록을 회복시키도록 아날로그 동기 루프를 사용하는 것이 통상적이었다. 그러나, 아날로그 위상 동기 루프는 필요한 루프 시정수를 얻는데 큰 RC가 요구되므로 인해 용이하게 집적화할 수 없다. 그러므로, 일괄 성능을 확실하게 하도록 이러한 집적회로를 제호함에 있어 매우 관심을 기울여야 한다.
단일 위상 클록을 사용하는 디지탈 위상 동기 루프는 매우 미세한 해상도를 제공하지 못함으로 인해 어떤 응용에 있어 회복된 표본 클록에 허용할 수 없이 높은 지터가 생긴다.
또한, 다중 위상 클록을 사용하는 디지탈 위상 고정 루프는 다중 위상 사이에서 스위치하는데 필요한 종래의 위상 커뮤레이터(commutator) 회로의 고속 및 복잡성으로 인해 집적화하기에 난해한 점이 있다는 것이 전형적이다. 더군다나, 비례제어는 단일 비트만이 위상 전진/지연 메카니즘을 제어하고 있기 때문에 이러한 루프에 있어 미흡하다.
wong et al에게 허여되었으며 1986년 4월 22일자로 발행된 미합중국 특허 제 4,584,695호에는 표본 클록을 발행시켜 구동기 클록 주기보다 짧은 실효 표본 간격 및 클록 스태핑 해상도를 모두 지니는 디지탈 위상 동기 루프인 데코다가 명시되어 있다. 상기 wong et al의 표본 클록 발생기는 3개 클록 신호를 제공하여 동일하게 이격된 위상 관계성을 지니는 3단 발진기에 의존한다. 위상 커뮤레이터는 전진/지연 입력에 응답하여 수신 신호 표본 장치용 드라이버 클록으로서 3개 위상 클록중 한 클록을 선택한다.
더 상세히 기술하면, 상기 wong et al 클록 발생기의 3단 각각은 인버터 및 직렬 접속된 증폭기로 이루어진다.
따라서, 상기 발진기의 3개 위상 출력 각각에 대한 주기는 6단 지연이다. 이러한 구성이 주어지는 경우, 상기 발진기의 어느 위상 출력이라도 제2위상에서 한 주기의 1/3위상 단계만큼 뒤져 평행이동 되고 나머지 위상에서 한 주기의 1/3위상 단계 만큼 앞서 평행이동된다. 상기 3개 위상 출력 펄스트레인(train) 각각이 증폭기에 의하여 완충된 다음 세트-리세트 플립플롭에 의하여 재형성된다. 상기 3개 플립플롭의 출력은 상기 드라이버 클록 신호로서 사용된 현재 위상을 재배치하도록 앞서거나 뒤진 위상을 선택함으로써 상기 구동 클록에 대한 보정을 만들어내는 커뮤레이터 회로에 제공된다.
상기 커뮤레이터 위상 선택이 상기 3개 발진기 위상 출력 각각을 해당 D-형 플립플롭에 제공함으로써 이행된다. 위상 데코더는 전진/지연 신호를 멀티플렉싱 회로에 제공하여 상기 드라이버 클록 신호가 Manchester로 앤코드된 입력 데이라인 클록 신호 데이타를 앞서는지 또는 뒤지는지를 나타낸다.
상기 멀티플렉싱 회로는 D 플립플롭을 구동시킨 다음. 상기 D 플립플폽의 출력은 NOR 게이트 논리에 의하여 처리되어 전진되거나 지연된 구동기 클록 신호를 제공한다.
상기 동일한 wong et al 특허에 명시된 표본 클록 발생기가 상기 다중 위상 클록 발생기에 사용되는 한정된 단수 때문에 선행 기술보다 상당한 개선점을 나타내며 여러 광대한 응용에 유용하지만, 상기 표본 클록 발생기는 ISDN 응용에서 데이타 회복에 필요한 정도의 해상도를 제공하지 못한다. 더군다나, wong et al에 의해 사용된 동기 커뮤레이터 기술은 보다 많은 클록 위상 단을 제공함으로써 보다 미세한 해상도를 제공하도록 신장되는 경우, 필요한 플립플롭/멀티 플렉서 스킴(scheme)을 이행하도록 과도하며 값비싼 구성 부품의 수를 필요로 한다.
그러므로 높은 해상도의 위상 스태핑을 제공하는 단순하며 값싼 표본 클록 발생기를 사용가능한 것이 바람직스럽다.
[발명의 요약]
본 발명은 매우 미세한 해상도를 지닌 디지탈 제어 클록을 제공하는 것이다. 이는 다수의 위상 클록을 제공하여 동일하게 이격된 위상 관계성을 지니는 동기적인 다중 위상 클록 발생기를 사용함으로써 이루어진다. 상기 다중 위상 클록은 기준 수정 클록에 기초한 다중단 링 발진기에 의하여 발생된다. 위상 선택은 위상 전진/지연 입력에 기초한 매우 낮은 오버헤드(overhead) 커뮤레이터 회로에 의하여 이행된다. 상기링 발진기단에 정합되는 클록 디글리쳐 회로는 상기 위상 커뮤레이터가 스위치할 경우에 발생되는 스파이크(spike)를 제거한다.
본 발명에 따른 디지탈 제어 클록의 특징 및 잇점에 대한 보다 양호한 이해는 본 발명의 원리가 사용되는 예시적인 실시예를 보여주는 본 발명에 대한 이하의 상세한 설명 및 첨부된 도면을 참조하면 실현될 것이다.
[본 발명의 실시예에 대한 상세한 설명]
제1도는 본 발명의 개념에 따라 수신 신호로 부터 데이타를 회복하도록 표본 클록을 발생시키는 동기 디지탈 제어 클록을 도시한 것이다. 상기 동기 디지탈 제어 클록은 다중 위상 클록 발생기(10)를 포함하여 상기 다중 위상 클록 발생기(10)는 N-단 링 발진기(12)에 의존하여 동일하게 이격된 위상 관계성을 지니도록 N 클록 신호(13)를 발생시킨다. 상기 N 위상 클록 신호(13) 각각의 주파수는 상기 링 발진기(12)로 부터 발생된 피드백 신호(15)로서 상기 위상 클록 신호(13)중 한 신호를 수신하는 아날로그 위상 동기 루프(16)에 의하여 기준 수정 클록(14)의 주파수에 동기된다.
상기 N 위상 클록 신호(13)는 위상 커뮤레이터(commrtator)(18)에 제공된다. 더 상세히 기술하면, 상기 N 클록신호(13)는 1대 N 멀티플렉서(20)에 제공되며 상기 1대 N 멀티플렉서(20)는 플립플록(22)에 의하여 제공된 SELECT 신호에 응답하여 상기 N 신호(13)중 한 신호를 선택한다. 상기 플립플롭(22)의 SELET 출력으로 인해 상기 멀티플렉서(20)가 플립플롭(22)에 인가되는 +/- STEP 입력에 기초하여 멀티플렉서(20)에 의하여 현상태에서 선택된 위상 클록 신호를 전진시키거나 지연시키게 한다. 이하에서 보다 상세히 기술되는 바와같이, 플립플롭(22)에 인가되는 +/- STEP 입력 모두는 인접한 위상 클록신호(13) 사이에서 점프할 수 있게하고 위상 점프의 방향, 즉, 전진이나 지연을 나타낸다.
플립플롭(22)은 이하에서 보다 상세히 설명되는 바와같이, 돌발사고가 없는 표본 클록 신호에 의하여 클록된다. 더우기 제1도에 도시된 바와같이, 본 발명에 따르면, 클록 디글리쳐(deglittcher)(24)는 멀티플렉서(20)에 의하여 선택된 위상 클록 신호, 즉, 제1도에 도시된 멀티플렉서 출력 신호(23)에서 스파이크를 제거한다. 이러한 스파이크는 상기 위상 커뮤레이터(18)가 위상 클록 신호(13) 사이에서 스위치하는 경우에 발생될 수 있다.
상기 도시된 실시에에 있어서, 클록 디글리쳐(24)는 제1 및 제2지연단(26,. 28)을 각기 포함하며, 상기 제1 및 제2 지연단(26, 28)의 출력은 NAND 게이트(30)에 제공된다.
NAND 게이트(30)의 출력은 위상 커뮤레이터(18)에 의하여 펄스스위칭을 이행하도록 플립플롭(22)을 클록한다. 상기 제2지연단(28)의 출력은 수신 신호로 부터 데이타를 회복하도록 사용되는 돌발사고가 없는 표본 클록 신호를 구성한다.
제2도는 본 발명에 따른 디지탈 제어 클록의 상세한 회로 실시예를 도시한 것이다.
제2도에 도시된 본 발명의 실시예에 있어서, 다중 위상 클록 발생기(10)는 19단 링 발진기(32)를 사용한다. 링 발진기(32)는 74 AS04 형일 수 있는 19개가 직렬 접속된 인버터단(34)을 포함한다. 종래의 아날로그 위상 동기 루프는 상기 링 발진기(32)의 19개가 동일하게 이격된 위상 출력(F1, (1 : 19)을 상기 위상 클록 출력중 한 출력, 즉, 상기 도시된 에에 있는 F 1.6을 사용하여 기준 클록용 수정 발진기(36)의 15.36MHz 주파수에 동기시킨다.
각기 인접한 인버터 단(34)에 의하여 야기되는 반전 신호 때문에, 물리적으로 인접한 인버터 출력은 링 발진기(32)의 19개 클록 출력에 대한 인접한 위상을 나타내지 않는다.
오히려, 신호(F1.1 내지 F1.19)와 같이 제2도에서 동일시된 링 발진기(32)의 19개 위상 클록 출력 신호는 적합한 위상 스위칭 순서를 이루도록 인터리브(interleave)된다. 즉, 제 2도에 도시된 바와같이, 제2도의 좌수측에 있는 제1인버터 단(34)으로의 입력은 위상 출력(F1.1)이며, 제2 좌수축의 인버터 단(34)으로의 입력은 위상 출력(F 1.11)이고, 제3좌수측의 인버터 단(34)으로 입력은 위상 출력(F1.2)이며 이는 제3도에 도시된 바와같이 위상 출력(F1.1)으로부터 제거된 한 위상 점프이며, 이하는 상기 동일한 방식으로 이행한다. 따라서, 19단 링 발진기(32)에 대하여는 15.36MHz인 위상 동기 표본 클록에 대한 위상 점프는 1주기의 1/19 이거나 3.43nsec 이다. 물론, 상기 위상 점프는 링 발진기(32)에보다 많은 단을 단순히 사용함으로써 여전히 더욱 감소될 수 있다.
제2도를 참조하면, 상기 링 발진기(32)의 주파수를 기준 클록(36)에 동시기키는 아날로그 위상 동기 루프는 XOR 게이트(38, 40)를 포함하며 상기 기준 수정(36)의 출력 및 상기 링발진기(32)의 위상 클록 출력중 어느 한 출력, 예로, 인버터(42)를 거치고 제2도에 도시된 바와같이 출럭(F 1.6)을 모두 수신하는 위상 검파기를 포함한다. 상기 기준 클록(36) 및 상기 링 발진기(32) 사이의 위상차를 나타내는 위상 검파기의 출력은 제어 전압 신호를 트랜지스터(44, 46)에 제공함으로 인해 노드(48)에 완충된 제어 전압을 발생시킨다. 그리고나서, 노드(48)는 전압 제어 발진기 기능을 제공하도록 링 발진기 (32)의 19개 인버터(34) 각각에 대한 공급핀에 접속된다.
제2도 회로에 도시된 트랜지스터(50, 52)는 노드(48)에 발생된 고번 제어 전압을 노드(48)를 거쳐 상기 링 발진기(32)에 제공된 제어 전압으로 부터 분리시키는 버퍼를 제공한다.
노드 (48)는 상기 공급 전압을 디글리쳐 회로(24)의 인버터 요소에 제공하며 상기 디글리쳐 회로(24)는 이하에서 보다 상세히 기술된다.
더우기 제2도에 도시된 바와같이, 링 발진기(32)에 의하여 발생되는 3.43 nsec로 이격된 위상 클록 신호(F 1.(1:19))는 위상 커뮤레이터(18)에 제공된다. 보다 상세히 기술하면, 상기 위상 클록 신호(F 1.(1:19))각각은 병렬 구성된 멀티플렉서 디바이스(54) 및 NAND 게이트(56)를 포함하는 멀티플렉싱 배치에 제공된다.
제1도에 대하여 상기에 기술된 바와같이, 위상 커뮤레이터(18)는 또한 입력 래치(22), 에로, A2174형 D 플립플롭을 포함하며 상기 입력 래치(22)는 상태 기계(58)에 예비 입력을 저장하고 갱신된 입력을 상태기계(58)에 제공하도록 2-비트 위상 전진/지연 입력 보드에 응답한다. 레치(22)에 인가된 입력 코드의 1 비트, 즉, 입력(PJEN)은 위상 커뮤레이터(18)가 상기 위상 클롭 신호(F1(1:19) 사이의 3.43nsec 점프를 만들게할 수 있다. 래치(22)에 인기된 입력 코드의 제2비트, 죽, 입력(FSLOW)은 위상 점프의 방향, 즉, 3.43nsec 점프가 위상 전진이나 위상 지연 인지를 결정한다.
상술된 바와같이, 래치(22)의 출력은 위상 커뮤레이터인 상태기계(58), 에로, 74 s 472형 ROM에 인가될 입력을 제공하며, 상기 위상 커뮤레이터인 상태기계(58)는 차례로 래치(60), 예로, AS 174형을 거쳐 3개가 병렬 구성된 멀티플렉서(54), 예로 S 151형에 제어 신호를 제공한다. 적합한 위상을 선택하는데 사용되는 상태 기계(58)의 알고리즘(PLICSL. SRC)은 본 발명의 상세한 설명 말미에서 부록 A로서 제공된다.
따라서, 래치(22)의 출력(4Q-6Q)과 조합된 래치(60)의 3개 출력(4Q-6Q)으로 인해 NAND 게이트(56)와 연결된 멀티 플렉서 디바이스(54)가 링 발진기(32)로부터 발생되는 19개 위상 클록 신호(F1.(1:19)중 한 신호를 선택하게 하고 상기 클록 디글리쳐 회로(24)를 거쳐 그러한 선택 위상 클록 신호를 제공하게 하며 4개가 직렬 접속된 인버터는 출력(SAMPLE CLOCK)으로써 50/50펄스 프로세서를 포함하고 상기 회복된 표본 클록은 수신 신호로 부터 데이타를 회복하는 수신기 회로에 사용된다.
제3도를 참조하면, 상기 링 발진기(32)의 19개 위상 클록 출력 중 인접한 위상 클록 출력 사이에서 3개의 멀티플렉서 디바이스(54)에 의한 스위칭은 대응된 조합 논리의 여러 지연 특성 때문에 선택된 위상 출력 신호에서 스파크를 생기게 할 수 있다. 즉, 상술된 바와같이, 상기 위상 클록(F1. (1:19)각각은 수정발진기(36)의 주기(예시된 바와같이 15.36MHz)를 지니며 인접한 펄스 클록으로부터 + 또는 - 3.43nsec 만큼 동상으로 시프트된다. 두 인접한 위상 클록사이에서 위상 커뮤레이터(18)에 의하여 스위칭하는 것, 예로, 제3도에 예시된 바와같이 위상 클록(F 1.9)으로부터 위상 클록(F 1.8)으로 스위칭함으로써 위상 커뮤레이터 출력을 지연시키는 것은 스위칭이 위상 클록의 전이 동안 발생하지 않는다는 것을 확실하게 하도록 시간조절되어야 한다. 디글리처 회로(24)는 상기 전이에서 발생하는 어느 돌발사고라도 제거되는 것을 확실하게 하도록 제공된다.
더 상세히 기술하면, 제2도 및 제3도 모두를 참조하는 경우, 선택된 위상 클록 신호, 즉, NAND 게이트(56)의 출력은 제1지연단(26)을 통과한다. 지연단(26)은 한쌍의 직렬 접속된 인버터(62)를 포함한다. 상기 제1지연단(26)의 출력은 제2지연단(28)에 그리고 NAND 게이트(30)에 인가될 입력으로서 모두 제공한다. 제2지연단(28)은 두쌍의 직렬 접속된 인버터(64)를 포함한다. 상기 회로의 집적 회로버전(version)에 있어서, 상기 제1 및 제2 지연단(26, 28)의 인버터(62, 64) 각각은 종래의 처리 기술에 따라 링 발진기932)의 인버터에 각각 정합(match)된다. (즉, 동일한 직접회로 레이아웃(layout)을 지닌다. 이들 인버터 요소가 정합되기 때문에, 디글리쳐(24)의 각 인버터 요소(62, 64)를 거친 지연은 링 발진기(32)의 각 인버터 요소(34)를 거친 지연과 동일하다.
제3도에 도시된 바와같이, 상기 제1지연단(26)의 출력은 이 지연단(26)의 입력으로부터 3.43nese 만큼 지연된다.
상기 제2지연단(28)을 거친 제1지연단의 통과는 6.686nsec(2×3.43 nsec)의 부가 지연을 상기 제2지연단(28)의 출력내에 삽입 시킨다. 그러므로, 상기 제1지연단(26)의 출력 및 상기 제2지연단(28)의 출력 모두를 NAND 게이트(30)에 제공함으로써 상기 위상 커뮤레이터의 출력에서 생기는 돌발사고는 SAMPLE CLOCK 신호로 부터 제거된다.
부가해서, NAND 게이트(30)의 출력은 제3직렬의 4개 인버터(66)를 거쳐 통과된다. 이러한 제3직렬 인버터 및 NAND 게이트의 출력은 NAND 게이트(66)에 인가될 입력으로서 제공함으로 인해 위상 동기된 15.36 MHz, 50/50 듀티 사이클의 SAMPLE CLOCK 신호에 대한 공급을 야기시킨다.
지연 파라메타의 모델링(modeling) 및 상술된 위상 커뮤레이터/클록 디글리처 루프의 설계 방정식은 제1도에 제공된 범용 블록 다이어그램 및 제2도에 제공된 특정 회로 실시예를 참고하여 기술될 수 있다.
상기 루프의 범용 설계 파라메타는 하기 표1에 제공된다.
상기 파라메타의 표기법은 제1도에 있는 해당 요소에서 삽입구로서 제공된다.
Figure kpo00001
연산 모드에서 위상 커뮤레이터(18) 및 클록 디글리쳐(24)를 배치하기 위하여,
D2
Figure kpo00002
G(max) (1식)
D1+A(min)+F(min)+M(min)
Figure kpo00003
H15*2/p (2식)
D1+D2+A(max)+F(max)+M(max)+G(max)
Figure kpo00004
H1591-2/p) (3식)
종래의 1마이크론 프로세스를 사용하여 상술된 회로의 이행에 대한 설계 정보는 하기 표2에 제공된다(본 발명의 이행이 종속적인 프로세스가 아니며 제2도 실시에는 종래의 프로세스 기술을 사용하여 이행될 수 있다는 점에 유의하기로 한다.
Figure kpo00005
상기 표2로 부터 나온 값을 상기 식((1) 내지(3))에 대입하는 경우, 다음과 같은 관계성이 산출된다.
식(1) : 6.86
Figure kpo00006
2
식(2) : 3.43+0.5+1+1
Figure kpo00007
3.43
5.9
Figure kpo00008
3.43
식(3) : 3.43+6.86+1.5+3+3+2
Figure kpo00009
29.13
19,79
Figure kpo00010
29.13
상기 기술된 내용으로부터, 본 발명의 제2도 실시에는 19개 위상 루프를 이행하도록 충분한 타이밍 마진(margin)을 제공한다는 것이 명백해진다.
제3도 타이밍 다이어그램은 74 AS 및 74 S 집적 회로를 사용하여 제2도 회로를 브레드보드하는 실제성을 예시한 것이다. 부록 A로서 제공된 상태기계의 알고리즘(PLLCSL. SRC)은 제3도 타이밍 다이어그램을 얻도록 수정되었다는 것에 유의하기로 한다. 상기 수정된 원 목록의 본 발명의 상세한 설명 말미에서 부록B로서 제공된다. 또한, 27OPF인 캐패시터는 돌발사고의 크기를 확대시키도록 래치(22)의 핀(12) 및 접지 사이에 부가되었다.
본 명세서에 기술된 본 발명의 실시예에 대한 여러 변형에가 본 발명을 실시함에 있어 사용될 수 있다. 첨부된 청구범위는 본 발명의 범위를 한정하며 이들 청구범위의 범위내에 있는 디바이스 및 상당한 디바이스가 본 발명의 범위에 의하여 포함되고자 의도된 것이다.
[부록 A]
Figure kpo00011
Figure kpo00012
[부록 B]
Figure kpo00013

Claims (16)

  1. (a) 복수개의 위상 클록 신호를 발생시켜 동일하게 이격된 위상 관계성을 지니는 수단, (b)복수개의 위상 클록 신호중 한 신호를 선택하는 커뮤레이터 수단 (c) 상기 선택된 위상 클록 신호로 부터 스파이크를 제거하는 수단, 을 포함하는 디지탈 제어 클록.
  2. 수신 신호로 부터 데이타를 회복하는데 사용하도록 표본 클록 신호를 발생시키는 디지탈 제어 클록에 있어서, (a)(i)기준 클록 신호를 제공하여 미리 선택된 주파수를 지니는 수정 발진기, (ii) 복수개의 위상 클록 신호를 제공하여 상기 미리 선택된 주파수 및 동일하게 이격된 위상 관계성을 지니는 다중단 링 발진기, (iii) 상기 기준 클록 신호 및 상기 위상 클록 신호중 한 신호를 수신하여 상기 위상 클록 신호의 주파수를 상기 미리 선택된 주파수에 동기시키도록 접속되는 아날로그 위상 동기 루프를 포함하는 다중 위상 클록 발생기, (b)(i) 입력으로서 복수개의 위상 클록 신호를 수신하며 선택 입력 신호를 기초로한 출력으로써 상기 선택된 위상 클록 신호를 제공하는 멀티플렉서, (ii) 위상 전진/지연 입력신호에 응답하여 상기 선택 입력 신호를 발생시키는 수단을 포함하며 상기 위상 클록 신호중 한 신호를 선택하는 위상 커뮤레이터, (c) 상기 선택된 위상 클록 신호로부터 스파이크를 제거하여 상기 표본 클록 신호를 제공하는 클록 디글리쳐를 포함하는 디지탈 제어 클록.
  3. 제2항에 있어서, 상기 디글리처는 (a) 미리 선택된 제1양 만큼 상기 선택된 위상 클록 신호를 지연시켜 제1지연단 출력을 제공하는 제1지연단, (b)미리 선택된 제2양만큼 상기 제1지연단 출력을 지연시켜 제2 지연단 출력을 제공하는 제2 지연단, (c) 입력으로서 상기 제1 및 제2 지연단 출력을 수신하여 출력으로서 상기 표본 클록을 제공하는 NAND 게이트를 포함하는 디지탈 제어 클록.
  4. 제3항에 있어서, 상기 제1 지역단은 한쌍의 직렬 접속된 인버터 요소를 포함하며, 상기 제2 지연단은 두쌍의 직렬 접속된 인버터 요소를 포함하고, 상기 제1 및 제2 지연단의 인버터 요소 각각은 상기 전압 제어 발진기(VCO)의 인버터에 정합되는 디지탈 제어 클록
  5. 제3항에 있어서, (a) 상기 미리 선택된 제2양만큼 표본 클록 신호를 지연시켜 제3지연단 출력을 제공하는 제3지연단, (b) 입력으로서 제3지연단 출력 및 표본 클록 신호를 수신하여 표본 클록 출력을 제공하여 미리 선택된 듀리 사이클을 지니는 제2 NAND 게이트를 더우기 포함하는 디지탈 제어 클록.
  6. 제5항에 있어서, 상기 제3 지연단은 상기 표본 클록 출력이 50/50 듀티 사이클을 지니도록 상기 VCO의 인버터에 정합되는 두쌍의 직렬 접속된 인버터를 포함하는 디지탈 제어 클록.
  7. 수신 신호로 부터 데이타를 수신하는데 사용하도록 표본 클록 신호를 발생시키는 디지탈 제어 클록에 있어서, (a)(i) 기준 클록 신호를 제공하여 미리 선택된 주파수를 지니는 수정 발진기, (ii) 링 구성에 배치되며 복수개의 위상 클록 신호중 한 신호를 각각의 출력이 제공하여 미리 선택된 주파수 및 동일하게 이격된 위상 관계성을 지니는 복수개의 직렬 접속된 전압 제어 발진기(vco)인버터를 포함하는 전압 제어 발진기, (iii) 상기 기준 클록 신호 및 상기 위상 클록 신호중 한 신호를 수신함으로해서 상기 위상 클록 신호의 주파수가 상기 미리 선택된 주파수에 동기되도록 접속되는 아날로그 위상 동기 루프를 포함하는 다중 위상 클록 발생기. (b)(i) 제어 신호에 응답하여 복수개의 위상 클록 신호중 한 신호를 선택하는 멀티플렉서 수단, (ii) 입력 신호에 응답하여 상기 제어 신호를 제공하는 상태기계, (iii) 에비 상태기계입력 신호를 저장하고 전진/지연 입력 코드에 응답하여 갱신된 상태기계 입력 신호를 제공하는 저장 수단. (c)상기 선택된 위상 클록 신호로 부터 스파이크를 제거하여 회복된 클록 신호를 제공하는 디글리쳐 수단을 포함하는 디지탈 제어 클록
  8. 제7항에 있어서, 상기 디글리쳐 수단은 (a) 미리 선택된 제1 양만큼 상기 선택된 위상 클록 신호를 지연시켜 제1 지연단 출력을 제공하는 두개가 직렬 접속된 인버터를 포함하는 제1지연단, (b) 미리 선택된 제2양만큼 상기 제1지연단 출력을 지연시켜 제2지연단 출력을 제공하는 4개가 직렬 접속된 인버터를 포함하는 제2지연단, (c) 상기 제1 및 제2 지연단 출력을 입력으로서 수신함과 아울러 상기 표본 클록을 출력으로서 제공하는 NAND 게이트를 포함하는 디지탈 제어 클록.
  9. 제8하에 있어서, 상기 제1 및 제2 지연단을 포함하는 각각의 인버터가 상기 VCO의 인버터에 정합되는 디지탈 제어 클록.
  10. 제9항에 있어서 (a)상기 VCO를 포함하는 인버터에 각기 정합되는 4개의 인버터를 포함하며 상기 미리 선택된 제2양만큼 상기 표본 클록 신호를 지연시켜 제3 지연단 출력을 제공하는 제3지연단, (b) 상기 표본 클록 신호 및 상기 제3지연단 출력을 수신하고 표본 클록 출력을 제공하여 50/50 듀티 사이클을 지니는 제2 NAND 게이트를 더우기 포함하는 디지탈 제어 클록.
  11. 제7항에 있어서, 상기 저장 수단의 전진/지연 입력 코드는 2-비트 코드를 포함하되, 제1비트는 상기 위항 커뮤데이터가 복수개의 클록 신호사이에서 위상 점프를 이루게하며 제2비트는 상기 위상 점프의 방향을 결정하는 디지탈 제어 클록.
  12. 표본 클록 신호를 발생시키는 방법에 있어서, (a) 복수개의 위상 클록 신호를 발생시켜 동일하게 이격된 위상 관계성을 지니는 단계, (b) 복수개의 위상 클록 신호중 한 신호를 선택하는 단계, (c)상기 선택된 위상 클록 신호로 부터 스파이크를 제거하는 단계를 포함하는 방법.
  13. 수신 신호로 부터 데이타를 회복하는데 사용하도록 표본 클록 신호를 발생시키는 방법에서, (a)기준 클록 신호를 제공하여 미리 선택된 주파수를 지니는 단계, (b) 복수개의 위상 클록 신호를 제공하여 미리 선택된 주파수 및 동일하게 이격된 위상 관계성을 지니는 단계, (c)상기 위상 클록 신호의 주파수를 상기 미리 선택된 주파수에 동기시키는 단계, (d) 상기 위상 클록 신호중 한 신호를 선택하는 단계, (e) 상기 선택된 위상 클록 신호로 부터 스파이크를 제거하여 상기 표본 클록 신호를 제공하는 단계를 포함하는 방법.
  14. 제13항에 있어서, 상기 선택된 위상 클록 신호로부터 스파이크를 제거하는 단계는 (a) 미리 선택된 제1양만큼 상기 선택된 위상 클록 신호를 지연시켜 제1지연단 출력 신호를 제공하는 단계, (b) 미리 선택된 제2양만큼 상기 제1지연단 출력 신호를 지연시켜 제2지연단 출력을 제공하는 단계, (c) 입력으로서 상기 제1 및 제2 지연단 출력을 출력으로서 상기 표본 클록 신호를 제공하는 NAND 게이트에 제공하는 단계를 포함하는 방법
  15. 제14항에 있어서, (a) 상기 미리 선택된 제2양 만큼 상기 표본 클록 신호를 지연시켜 제3지연단 출력을 제공하는 단계, (b) 입력으로서 상기 표본 클록 신호 및 상기 제3 지연단 출력을, 표본 클록 출력을 제공하여 미리 선택된 듀티 사이클을 지니는 제2 NAND 게이트에 제공하는 단계를 더우기 포함하는 방법
  16. 제15항에 있어서, 상기 표본 클록 출력은 50/50 듀티 사이클을 지니는 방법
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