RU2005108980A - Способ и устройство для уменьшения фазовых скачков при переключении источников синхронизации - Google Patents
Способ и устройство для уменьшения фазовых скачков при переключении источников синхронизации Download PDFInfo
- Publication number
- RU2005108980A RU2005108980A RU2005108980/09A RU2005108980A RU2005108980A RU 2005108980 A RU2005108980 A RU 2005108980A RU 2005108980/09 A RU2005108980/09 A RU 2005108980/09A RU 2005108980 A RU2005108980 A RU 2005108980A RU 2005108980 A RU2005108980 A RU 2005108980A
- Authority
- RU
- Russia
- Prior art keywords
- signal
- reference signal
- frequency
- main
- frame synchronization
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
Claims (13)
1. Способ, используемый в сети связи или передачи данных для уменьшения фазовых скачков в сигнале синхронизации фрейма при переключении с первого исходного опорного сигнала на второй опорный сигнал, отличающийся тем, что генерируют первый и второй главный опорный сигнал, синхронизированные по фазе с первым и вторым исходными опорными сигналами, соответственно, причем частота каждого из которых в n раз выше, чем частота соответствующего исходного опорного сигнала, выбирают один из главных опорных сигналов с помощью сигнала выбора, делят частоту выбранного главного опорного сигнала до частоты соответствующего ему опорного сигнала, подают сигнал с разделенной частотой в схему фазовой подстройки частоты для генерирования сигнала синхронизации фрейма.
2. Способ по п.1, отличающийся тем, что на этапе выбора первый главный опорный сигнал выбирают, когда сигнал выбора имеет низкий уровень, и второй главный опорный сигнал выбирают, когда сигнал выбора имеет высокий уровень, или наоборот.
3. Способ по п.1 или 2, отличающийся тем, что этап деления выполняют путем подсчета количества периодов выбранного главного опорного сигнала и вывода такого же импульса, как и в соответствующем исходном опорном сигнале, для каждого n-го периода выбранного главного опорного сигнала.
4. Способ по пп. 1 и 2, отличающийся тем, что периоды главного опорного сигнала больше, чем дельта-период максимально допустимой девиации частоты соответствующего исходного опорного сигнала.
5. Способ по п. 3, отличающийся тем, что периоды главного опорного сигнала больше, чем дельта-период максимально допустимой девиации частоты соответствующего исходного опорного сигнала.
6. Способ п. 1, отличающийся тем, что сигнал синхронизации фрейма представляет собой главный сигнал синхронизации фрейма в системе PDH.
7. Устройство, используемое в узле сети связи или передачи данных, предназначенное для уменьшения фазовых скачков сигнала синхронизации фрейма при переключении с первого исходного опорного сигнала на второй опорный сигнал, отличающееся элементом для каждого исходного опорного сигнала, генерирующим первый и второй главный опорный сигнал, синхронизированный по фазе с первым и вторым исходными опорными сигналами, соответственно, частота каждого из которых в n раз выше, чем частота соответствующего исходного опорного сигнала, мультиплексором с первым и вторым главными опорными сигналами, используемыми в качестве входных сигналов, совместно с сигналом выбора, с помощью которого выбирают один из главных опорных сигналов в качестве выходного сигнала мультиплексора, делителем, выполняющим деление частоты выходного сигнала мультиплексора, до частоты соответствующего опорного сигнала, схемой фазовой подстройки частоты, предназначенной для генерирования сигнала синхронизации фрейма, на вход которой поступает сигнал с выхода делителя.
8. Устройство по п.7, отличающееся тем, что мультиплексор выбирает первый главный опорный сигнал, когда сигнал выбора имеет низкий уровень, и второй главный опорный сигнал, когда сигнал выбора имеет высокий уровень, или наоборот.
9. Устройство по п.7 или 8, отличающееся тем, что делитель представляет собой счетчик, подсчитывающий количество периодов выходного сигнала мультиплексора, на выход которого поступает такой же импульс, как и в соответствующем исходном опорном сигнале, для каждого n-го периода выходного сигнала мультиплексора.
10. Устройство по пп.7 или 8, отличающееся тем, что периоды главных опорных сигналов больше, чем дельта-период максимально допустимой девиации частоты соответствующего исходного опорного сигнала.
11. Устройство по п.9, отличающееся тем, что периоды главных опорных сигналов больше, чем дельта-период максимально допустимой девиации частоты соответствующего исходного опорного сигнала.
12. Устройство по п.7, отличающееся тем, что узел представляет собой коммутатор.
13. Устройство по по п.7, отличающееся тем, что сигнал синхронизации фрейма представляет собой главный сигнал синхронизации фрейма в системе PDH.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/NO2002/000304 WO2004021636A1 (en) | 2002-08-30 | 2002-08-30 | Method and arrangement for reducing phase jumps when switching between synchronisation sources |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2005108980A true RU2005108980A (ru) | 2005-08-27 |
| RU2288543C2 RU2288543C2 (ru) | 2006-11-27 |
Family
ID=31973752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2005108980/09A RU2288543C2 (ru) | 2002-08-30 | 2002-08-30 | Способ и устройство для уменьшения фазовых скачков при переключении источников синхронизации |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7155191B2 (ru) |
| EP (1) | EP1532764B1 (ru) |
| CN (1) | CN100393024C (ru) |
| AT (1) | ATE425606T1 (ru) |
| AU (1) | AU2002321951A1 (ru) |
| DE (1) | DE60231563D1 (ru) |
| RU (1) | RU2288543C2 (ru) |
| WO (1) | WO2004021636A1 (ru) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7747237B2 (en) * | 2004-04-09 | 2010-06-29 | Skyworks Solutions, Inc. | High agility frequency synthesizer phase-locked loop |
| CN1848713B (zh) * | 2005-11-17 | 2010-08-11 | 华为技术有限公司 | 时分复用系统子节点帧同步实现方法及实现装置 |
| DE102006024470B4 (de) * | 2006-05-24 | 2015-07-09 | Xignal Technologies Ag | Umschaltbarer Phasenregelkreis sowie Verfahren zum Betrieb eines umschaltbaren Phasenregelkreises |
| DE102007046300A1 (de) * | 2007-07-26 | 2009-01-29 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren zur Synchronisation von mehreren Messkanalbaugruppen und/oder Messgeräten sowie entsprechendes Messgerät |
| US7902886B2 (en) * | 2007-10-30 | 2011-03-08 | Diablo Technologies Inc. | Multiple reference phase locked loop |
| RU2665241C1 (ru) * | 2017-10-13 | 2018-08-28 | Геннадий Сендерович Брайловский | Способ подстройки частоты и фазовый детектор |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DK138196A (da) * | 1996-12-04 | 1998-06-05 | Dsc Communications As | Fremgangsmåde og kredsløb til frembringelse af et systemkloksignal |
| US6087920A (en) * | 1997-02-11 | 2000-07-11 | Pulse Engineering, Inc. | Monolithic inductor |
| US5909149A (en) * | 1997-08-29 | 1999-06-01 | Lucent Technologies, Inc. | Multiband phase locked loop using a switched voltage controlled oscillator |
| JP3237637B2 (ja) * | 1999-01-05 | 2001-12-10 | 日本電気株式会社 | クロック同期回路 |
| CN1160862C (zh) * | 1999-12-29 | 2004-08-04 | 上海贝尔有限公司 | 控制时钟信号切换时相位瞬变的方法及其装置 |
| JP4228518B2 (ja) * | 2000-06-09 | 2009-02-25 | パナソニック株式会社 | デジタルｐｌｌ装置 |
| US6489852B1 (en) * | 2000-07-20 | 2002-12-03 | Marconi Communications, Inc. | Slew controlled frame aligner for a phase locked loop |
| CA2324535A1 (en) * | 2000-10-27 | 2002-04-27 | Pmc-Sierra Inc. | Adaptive phase shift filtration of pointer justification jitter in synchronous-plesiosynchronous signal desynchronization |
| DE10123932B4 (de) * | 2001-05-11 | 2005-03-24 | Siemens Ag | Verfahren zur Erzeugung eines internen Taktes in einer elektrischen Schaltung und entsprechende elektrische Schaltung mit einem zentralen Taktgenerator |
| JP3531630B2 (ja) * | 2001-08-07 | 2004-05-31 | 日本電気株式会社 | クロック生成回路 |
| US6621304B2 (en) * | 2001-11-06 | 2003-09-16 | Infineon Technologies Aktiengesellschaft | Clocking and synchronization circuitry |
| US6999480B2 (en) * | 2001-11-26 | 2006-02-14 | Applied Micro Circuits Corporation | Method and apparatus for improving data integrity and desynchronizer recovery time after a loss of signal |
| EP1467488B1 (en) * | 2002-01-16 | 2007-04-11 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit |
-
2002
- 2002-08-30 EP EP02755999A patent/EP1532764B1/en not_active Expired - Lifetime
- 2002-08-30 US US10/521,388 patent/US7155191B2/en not_active Expired - Lifetime
- 2002-08-30 WO PCT/NO2002/000304 patent/WO2004021636A1/en not_active Application Discontinuation
- 2002-08-30 CN CNB028295102A patent/CN100393024C/zh not_active Expired - Fee Related
- 2002-08-30 RU RU2005108980/09A patent/RU2288543C2/ru not_active IP Right Cessation
- 2002-08-30 AT AT02755999T patent/ATE425606T1/de not_active IP Right Cessation
- 2002-08-30 AU AU2002321951A patent/AU2002321951A1/en not_active Abandoned
- 2002-08-30 DE DE60231563T patent/DE60231563D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| AU2002321951A1 (en) | 2004-03-19 |
| CN100393024C (zh) | 2008-06-04 |
| EP1532764B1 (en) | 2009-03-11 |
| WO2004021636A1 (en) | 2004-03-11 |
| US20050245223A1 (en) | 2005-11-03 |
| CN1650567A (zh) | 2005-08-03 |
| US7155191B2 (en) | 2006-12-26 |
| EP1532764A1 (en) | 2005-05-25 |
| ATE425606T1 (de) | 2009-03-15 |
| RU2288543C2 (ru) | 2006-11-27 |
| DE60231563D1 (de) | 2009-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4151373A (en) | Data transmission system | |
| JP5429867B2 (ja) | 通信装置および網同期方法 | |
| KR960012737A (ko) | 순간적으로 클럭 주파수를 쉬프트하는 위상 동기 회로(pll) 시스템 클럭 발생기 | |
| CN1794618B (zh) | 数字时钟滤波器 | |
| RU2005108980A (ru) | Способ и устройство для уменьшения фазовых скачков при переключении источников синхронизации | |
| JP4992947B2 (ja) | パラレル−シリアル変換器及びパラレルデータ出力器 | |
| US6359948B1 (en) | Phase-locked loop circuit with reduced jitter | |
| KR970056136A (ko) | 시스템 클럭 발생기 | |
| JP3253514B2 (ja) | Ｐｌｌ回路におけるクロック生成回路 | |
| KR100198785B1 (ko) | 시간정보 관리를 위한 주파수 정보 전송 장치 및 전송 방법 | |
| US20040057547A1 (en) | Fractional frequency clock signal synthesizer and method of operation thereof | |
| KR0184198B1 (ko) | 클럭 발생장치 | |
| JP2692476B2 (ja) | フレーム同期システム | |
| KR20150109650A (ko) | 시간 디지털 변환기 및 그의 제어 방법 | |
| JPH0983350A (ja) | クロック発生装置 | |
| JP3461486B2 (ja) | 並列信号処理装置 | |
| JP3268335B2 (ja) | 付加情報多重化装置および方法 | |
| JP2526781B2 (ja) | 同期クロック発生装置 | |
| JP2001292119A (ja) | タイミング抽出回路 | |
| US20030123489A1 (en) | Circuit for generating time division multiplex signal | |
| JPH088888A (ja) | クロック選択回路 | |
| JPH10187272A (ja) | クロック系の冗長構成における位相制御方式 | |
| JPH0774622A (ja) | パルス供給装置 | |
| JPH0371735A (ja) | 同期多重方式 | |
| JPH06350550A (ja) | フレーム同期多重装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160831 |