KR20150109650A

KR20150109650A - 시간 디지털 변환기 및 그의 제어 방법

Info

Publication number: KR20150109650A
Application number: KR1020140032660A
Authority: KR
Inventors: 조성환; 김효준
Original assignee: 한국과학기술원
Priority date: 2014-03-20
Filing date: 2014-03-20
Publication date: 2015-10-02
Also published as: KR101579678B1

Abstract

본 발명은 시간 디지털 변환기 및 그의 제어 방법에 관한 것으로, 그 시간 디지털 변환기는 직렬 연결된 복수의 제1 지연 소자들을 이용하여, 입력되는 제1 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들을 출력하는 제1 지연 회로; 제1 지연 신호들 중 적어도 하나를 제1 지연 회로에 대한 입력 신호로 제공하는 입력 선택부; 직렬 연결된 복수의 제2 지연 소자들을 이용하여, 입력되는 제2 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들을 출력하는 제2 지연 회로; 및 제1, 2 지연 회로들로부터 각각 입력되는 상기 제1, 2 지연 신호들을 이용하여, 제1, 2 신호간 시간 차에 해당하는 디지털 신호를 출력하는 인코더를 포함한다.

Description

시간 디지털 변환기 및 그의 제어 방법{TIME-DIGITAL CONVERTER AND METHOD FOR CONTROLLING THE TIME-DIGITAL CONVERTER THEREOF}

본 발명은 복수의 지연 소자들을 이용해 입력 신호간 시간 차에 해당하는 디지털 신호를 출력하는 시간 디지털 변환기에 관한 것이다.

시간 디지털 변환기(time to digital converter, TDC)는 두 개의 신호들 사이의 시간 차이를 디지털 신호로 바꾸는 장치로서, 입력 신호는 펄스 형태가 될 수도 있고 각기 다른 신호원(source)으로부터의 단순한 상승 신호(Rising signal)일 수도 있다.

무선통신이 대부분 광대역 통신으로 구현되고 좀더 높은 시간해상도의 요구가 증가함에 따라, 높은 시간해상도를 가지면서 짧은 레이턴시(latency)를 가지는 시간 디지털 변환기가 요구된다.

일반적으로, 시간 디지털 변환기는 CDL (chain delay line)방식과 VDL (vernier delay line)방식, PS(pulse shrinking) 방식, 및 두 가지 방식을 혼합하여 사용한 방식으로 크게 구분될 수 있다. 시간-디지털 변환기는 두 입력 신호(START STOP Signal)의 시간 차이를 디지털 신호로 바꾸는 장치이다.

VDL 방식의 시간 디지털 변환기는 버니어 지연단을 이용하여 시간-디지털 변환기(TDC)를 구현한 것으로, 고해상도를 얻을 수는 있으나 공정, 전압, 온도 변화에 의해 딜레이 미스매치가 발생할 수 있고, 해상도가 증가함에 따라 칩 면적이 증가하는 문제점이 있다.

본 발명은 지연 소자들을 효율적으로 이용할 수 있는 구성을 가지는 시간 디지털 변환기 및 그의 제어 방법을 제공하는 것을 목적으로 한다.

본 발명의 실시예에 따른 시간 디지털 변환기는, 직렬 연결된 복수의 제1 지연 소자들을 이용하여, 입력되는 제1 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들을 출력하는 제1 지연 회로; 상기 제1 지연 신호들 중 적어도 하나를 상기 제1 지연 회로에 대한 입력 신호로 제공하는 입력 선택부; 직렬 연결된 복수의 제2 지연 소자들을 이용하여, 입력되는 제2 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들을 출력하는 제2 지연 회로; 및 상기 제1, 2 지연 회로들로부터 각각 입력되는 상기 제1, 2 지연 신호들을 이용하여, 상기 제1, 2 신호간 시간 차에 해당하는 디지털 신호를 출력하는 인코더를 포함한다.

본 발명의 다른 실시예에 따른 시간 디지털 변환기는, 직렬 연결된 복수의 제1 지연 소자들을 이용하여, 입력되는 제1 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들을 출력하는 제1 지연 회로; 상기 제1 지연 신호들 중 하나 또는 그 이상을 상기 제1 지연 회로에 대한 입력 신호로 제공하는 제1 먹스; 직렬 연결된 복수의 제2 지연 소자들을 이용하여, 입력되는 제2 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들을 출력하는 제2 지연 회로; 상기 제1 먹스의 연결 위치와 대응되도록 상기 제2 지연 회로에 연결되는 제2 먹스; 및 상기 제1, 2 지연 회로들로부터 각각 입력되는 상기 제1, 2 지연 신호들을 이용하여, 상기 제1, 2 신호간 시간 차에 해당하는 디지털 신호를 출력한다.

본 발명의 또 다른 실시예에 따른 시간 디지털 변환기는 복수의 지연 소자들을 이용해 입력 신호간 시간 차에 해당하는 디지털 신호를 출력하며, 직렬 연결된 상기 복수의 지연 소자들을 이용하여, 입력되는 기준 신호의 주파수를 증폭시켜 출력하는 주파수 체배부; 및 상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 어느 하나를 선택하여 상기 지연 소자들에 입력시키는 입력 선택부를 포함하고, 상기 주파수 체배부는 상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 선택된 신호에 대하여 서로 다른 지연 시간을 가지는 복수의 지연 신호들을 출력한다.

또한, 본 발명의 실시예에 따른 통신 장치는 상기 시간 디지털 변환기를 포함하여 구성될 수 있다.

한편, 본 발명의 실시예에 따른 시간 디지털 변환기 제어 방법은 직렬 연결된 복수의 지연 소자들을 각각 구비하는 제1, 2 지연회로들을 이용해 입력 신호간 시간 차에 해당하는 디지털 신호를 출력하는 버니어 시간 디지털 변환기를 제어하며, 상기 제1 지연 회로로부터 출력되는 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들 중 적어도 하나를 선택하는 단계; 및 상기 선택된 제1 지연 신호를 상기 제1 지연 회로에 대한 입력 신호로 제공하는 단계를 포함한다.

본 발명의 일실시예에 따르면, 버니어 시간 디지털 변환기와 주파수 체배 장치의 지연 소자들을 결합함으로써, 통신 장치의 구성 면적 및 전력 소모를 감소시킬 수 있다.

또한, 주파수 체배 장치를 이용해 주파수가 증폭된 기준 신호로 입력 신호와의 시간 차이를 분석할 수 있도록 함으로써, 낮은 기준 주파수를 가지고 높은 주파수로 입력되는 신호의 시간 정보를 측정할 수 있다.

도 1은 주파수 체배 장치의 구성에 대한 일실시예를 나타내는 도면이다.
도 2는 버니어 시간 디지털 변환기의 구성에 대한 일실시예를 나타내는 도면이다.
도 3은 본 발명에 따른 시간 디지털 변환기의 구성에 대한 제1 실시예를 나타내는 블록도이다.
도 4는 본 발명에 따른 시간 디지털 변환기의 구성에 대한 제2 실시예를 나타내는 블록도이다.
도 5는 본 발명의 일실시예에 따른 시간 디지털 변환기 제어 방법을 나타내는 흐름도이다.
도 6은 본 발명에 따른 시간 디지털 변환기의 구성에 대한 제3 실시예를 나타내는 도면이다.
도 7은 본 발명에 따른 시간 디지털 변환기의 구성에 대한 제4 실시예를 나타내는 도면이다.
도 8은 본 발명에 따른 시간 디지털 변환기의 구성에 대한 제5 실시예를 나타내는 도면이다.

이하 첨부된 도면과 설명을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 다만, 하기에 도시되는 도면과 후술되는 설명은 본 발명의 특징을 효과적으로 설명하기 위한 여러 가지 방법 중에서 바람직한 실시 방법에 대한 것이며, 본 발명이 하기의 도면과 설명만으로 한정되는 것은 아니다. 또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 발명에서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

결과적으로, 본 발명의 기술적 사상은 청구범위에 의해 결정되며, 이하 실시예는 진보적인 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 효율적으로 설명하기 위한 일 수단일 뿐이다.

도 1은 주파수 체배 장치의 구성에 대한 일실시예를 도시한 것이다.

도 1을 참조하면, 주파수 체배 장치는 복수의 시간 지연 소자들(101 내지 108)과 먹스(MUX, 110)를 포함하여 구성될 수 있다.

상기 주파수 체배 장치는 복수의 시간 지연 소자들(101 내지 108)을 이용하여, 입력되는 기준 신호(REF)의 주파수를 증폭시켜 더 높은 주파수를 가지는 주파수 증폭된 기준 신호(REF_MUL)을 출력할 수 있다.

도 1에 도시된 바와 같은 본 발명의 일실시예에 따른 주파수 체배 장치는 지연 동기 루프(Delay Locked Loop;DLL)에 기반한 것으로, 상기 지연 동기 루프는 통신 장치에서 내부 클럭을 발생시키기 위하여 이용될 수 있다.

상기 지연 동기 루프는 수신된 외부 클럭을 복수의 지연 소자들(101 내지 108)을 포함하는 지연 라인을 이용하여 소정 시간만큼 지연시켜 외부 클럭에 동기된 내부 클럭을 발생할 수 있다.

도 1에서는 주파수 체배 장치가 8개의 지연 소자들(101 내지 108)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 아니하며, 필요에 따라 7개 이하 또는 9개 이상의 지연 소자들을 포함하여 구성될 수 있다. 또한, 먹스(MUX, 110)로 귀환되는 신호는 제1 지연 신호들(d21 내지 d28) 중 어느 것이나 사용 가능하다.

상기한 바와 같은 지연 고정 루프 기반의 주파수 체배 장치는 위상 고정 루프 기반의 장치와 비교할 때 지터의 축적이 없어 위상 잡음이 적으며, 루프 필터의 구조가 간단하므로 소형화가 가능할 수 있다. 특히, 반도체 메모리 장치의 경우 외부 클럭의 주파수를 체배한 주파수를 갖는 내부 클럭을 이용함으로써 데이터 전송 속도를 증가시킬 수 있고, 정확한 위상 지연 및 듀티 비를 갖는 클럭들을 데이터 전송에 이용함으로써 고속 데이터 전송시 에러를 줄일 수 있다.

도 2는 버니어 시간 디지털 변환기의 구성에 대한 일실시예를 도시한 것으로, 도시된 시간 디지털 변환기는 제1 지연 회로(200), 인코더(210) 및 제2 지연회로(220)를 포함하여 구성될 수 있다.

도 2에 도시된 버니어 시간 디지털 변환기는 제1 신호와 제2 신호의 상승 에지 시간 차이를 측정하여, 두 신호들 간 천이 타이밍의 시간 차이를 디지털 값으로 변환할 수 있다.

예를 들어, 제1 지연 회로(200)는 상기 제1 신호로서 기준 신호(REF)를 입력받고, 제2 지연 회로(220)는 상기 기준 신호의 시간 차이가 측정될 제2 신호(DIV)를 입력받을 수 있다.

인코더(210)는 상기 제1, 2 지연 회로들(200, 220)로부터 입력되는 지연 신호들을 이용하여 상기 제1 신호(REF)와 제2 신호(DIV)간 시간 차에 해당하는 디지털 신호(TDC_OUT)를 출력한다.

제1 지연 회로(200)는 직렬 연결된 복수의 제1 지연 소자들(201 내지 208)을 이용하여, 입력되는 제1 신호(REF)에 대해 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들(d11 내지 d18)을 출력할 수 있다.

제2 지연 회로(220)는 직렬 연결된 복수의 제2 지연 소자들(221 내지 228)을 이용하여, 입력되는 제2 신호(DIV)에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들(d21 내지 d28)을 출력할 수 있다.

도 2에서는 제1, 2 지연 회로들(200, 220)이 각각 8개의 지연 소자들(201 내지 208, 또는 221 내지 228)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 아니하며, 필요에 따라 7개 이하 또는 9개 이상의 지연 소자들을 포함하여 구성될 수 있다.

한편, 제1 지연 회로(200)에 포함된 복수의 제1 지연 소자들(201 내지 208)을 동일한 시간 지연값을 가질 수 있으며, 제2 지연 회로(220)에 포함된 복수의 제2 지연 소자들(221 내지 228)도 동일한 시간 지연값을 가질 수 있다.

그러나, 제1 지연 회로(200)에 포함된 제1 지연 소자들(201 내지 208)과 제2 지연 회로(220)에 포함된 제2 지연 소자들(221 내지 228)은 서로 상이한 시간 지연값을 가질 수 있다.

구체적으로, 제1 지연 회로(200)는 직렬 연결된 복수의 제1 지연 소자들(201 내지 208)을 포함하고, 제1 신호인 기준 신호(REF)에 1단 마다 제1 지연값(t1)에 대응되는 시간 지연을 주어 서로 다른 지연이 부여된 복수의 제1 지연 신호들(d11 내지 d18)을 인코더(210)에 제공할 수 있다.

제2 지연 회로(220)는 직렬 연결된 복수의 제2 지연 소자들(221 내지 228)을 포함하고, 제2 신호(DIV)에 1단 마다 제2 지연값(t2)에 대응되는 기산 지연을 주어 서로 다른 지연이 부여된 복수의 제2 지연 신호들(d21 내지 d28)을 인코더(210)에 제공할 수 있다.

이 경우, 상기 제1 지연 소자들(201 내지 208) 각각에 의한 시간 지연값인 제1 지연값(t1)은, 상기 제2 지연 소자들(221 내지 228) 각각에 의한 시간 지연값인 제2 지연값(t2)보다 길게 설정될 수 있다.

그에 따라, 제1 지연 회로(200)와 제2 지연 회로(220)내의 지연 소자를 1단씩 통과할 때마다, 제1 신호(REF)와 제2 신호(DIV)의 시간차이는 Δt=(t1-t2) 만큼 작아진다.

예를 들어, 제1 신호(REF)와 제2 신호(DIV)의 초기의 시간차이가 T인 경우, (T／Δt) 단의 지연 소자들을 통과하는 시점에서, 제1 신호(REF)와 제2 신호(DIV)의 에지 타이밍이 역전될 수 있다.

상기한 바와 같은 동작에 의해, 제2 신호(DIV)의 에지 타이밍이 제1 신호(REF)의 에지 타이밍을 따라 잡을 때까지 인코더(210)는 0을 출력하고, 제2 신호(DIV)의 에지 타이밍이 제1 신호(REF)의 에지 타이밍을 따라 잡은 후에 인코더(210)는 1을 출력할 수 있다.

그에 따라, 인코더(210)는 상기 제1, 2 지연 회로들(200, 220)로부터 각각 입력되는 제1, 2 지연 신호들(d11 내지 d18, d21 내지 d28)을 이용해, 제2 신호(DIV)의 에지 타이밍이 제1 신호(REF)의 에지 타이밍을 따라 잡는 시점을 검출하여, 두 신호들(REF, DIV) 간 시간 차이에 대응되는 디지털 신호(TDC_OUT)를 출력할 수 있다.

상기에서는 제1 지연 소자들(201 내지 208) 각각에 의한 시간 지연값(t1)이 제2 지연 소자들(221 내지 228) 각각에 의한 시간 지연값(t2) 보다 긴 경우를 예로 들어 본 발명의 일실시예에 따른 시간 디지털 변환기의 동작에 대해 설명하였으나, 본 발명은 이에 한정되지 아니한다.

예를 들어, 제1 지연 소자들(201 내지 208) 각각에 의한 시간 지연값(t1)이 제2 지연 소자들(221 내지 228) 각각에 의한 시간 지연값(t2) 보다 짧게 설정될 수도 있으며, 이 경우 제1 신호(REF)의 에지 타이밍이 제2 신호(DIV)의 에지 타이밍을 따라 잡을 때까지 인코더(210)는 0을 출력하고, 제1 신호(REF)의 에지 타이밍이 제2 신호(DIV)의 에지 타이밍을 따라 잡은 후에 인코더(210)는 1을 출력할 수 있다.

도 3은 본 발명에 따른 시간 디지털 변환기의 구성에 대한 제1 실시예를 블록도로 도시한 것으로, 도시된 시간 디지털 변환기는 주파수 체배 장치(300), 인코더(310) 및 지연 회로(320)를 포함할 수 있다.

한편, 도 3에 도시된 주파수 체배 장치(300) 및 그를 포함하는 시간 디지털 변환기의 동작 중 도 1 및 도 2를 참조하여 설명한 것과 동일한 것에 대한 설명은 이하 생략하기로 한다.

도 3에 도시된 바와 같은 본 발명의 일실시예에 따른 시간 디지털 변환기는 버니어 시간 디지털 변환기와 주파수 체배 장치의 지연 소자들을 결합함으로써, 통신 장치의 구성 면적 및 전력 소모를 감소시킬 수 있다.

예를 들어, 주파수 체배 장치(300)는 직렬 연결된 복수의 제1 지연 소자들을 이용해, 입력되는 제1 신호(REF)의 주파수를 증폭시켜 주파수 증폭된 기준 신호(REF_MUL)를 출력하는 주파수 체배 기능을 수행하며, 그와 함께 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들을 출력하는 도 2를 참조하여 설명한 제1 지연 회로(200)의 기능을 할 수 있다.

이 경우, 기준 신호(REF)와 주파수 증폭된 기준 신호(REF_MUL) 중 어느 하나가 선택되어, 상기 서로 다른 지연 시간을 가지는 제1 지연 신호들을 출력하기 위한 입력 신호로서 이용될 수 있다. 또한, 상기 제1 지연 신호들 중 어느 하나가 주파수 체배 장치(300)의 출력(REF_MUL)으로 이용될 수 있다.

상기한 바와 같이, 시간 디지털 변환기에 구비된 주파수 체배 장치(300)를 이용해 주파수가 증폭된 기준 신호(REF_MUL)로 입력 신호와의 시간 차이를 분석할 수 있도록 함으로써, 낮은 기준 주파수(REF)를 가지고 높은 주파수로 입력되는 신호(DIV)의 시간 정보를 측정할 수 있다.

지연 회로(320)는 직렬 연결된 복수의 제2 지연 소자들을 이용하여, 입력되는 제2 신호(DIV)에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들을 출력한다.

인코더(310)는 주파수 체배 장치(300)와 지연 회로(320) 각각으로부터 입력되는 지연 신호들을 이용하여 상기 제1 신호(REF)와 제2 신호(DIV)간 시간 차에 해당하는 디지털 신호(TDC_OUT)를 출력한다.

도 4는 본 발명에 따른 시간 디지털 변환기의 구성에 대한 제2 실시예를 블록도로 도시한 것으로, 도시된 시간 디지털 변환기는 제1 지연 회로(400), 인코더(410), 제2 지연 회로(420) 및 입력 선택부(430)를 포함하여 구성될 수 있다.

제1 지연 회로(400)는 직렬 연결된 복수의 제1 지연 소자들을 이용하여, 입력되는 제1 신호(REF)에 대해 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들을 인코더(410)로 제공할 수 있다.

한편, 입력 선택부(430)는 상기 제1 지연 신호들 중 적어도 하나를 제1 지연 회로(400)에 대한 입력 신호로 제공할 수 있다.

예를 들어, 제1 지연 회로(400)에 대한 입력 신호는, 상기 복수의 제1 지연 신호들 중 지연 시간이 가장 긴 신호이거나, 상기 복수의 제1 지연 신호들 중 상기 복수의 제1 지연 소자들을 모두 통과한 신호이거나, 또는 주파수 체배 기능을 하는 제1 지연 회로(400)의 주파수 증폭된 기준 신호(REF_MUL)일 수 있다.

본 발명의 일실시예에 따르면, 입력 선택부(430)는 기준 신호(REF)와 주파수 증폭된 기준 신호(REF_MUL) 중 어느 하나를 선택하여 제1 지연 회로(400)에 대한 입력 신호로 제공할 수 있다.

제2 지연 회로(420)는 직렬 연결된 복수의 제2 지연 소자들을 이용하여, 입력되는 제2 신호(DIV)에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들을 출력할 수 있다.

인코더(410)는 상기 제1, 2 지연 회로들(400, 420)로부터 각각 입력되는 상기 제1, 2 지연 신호들을 이용하여, 상기 제1 신호(REF 또는 REF_MUL)와 제2 신호(DIV) 사이의 시간 차에 해당하는 디지털 신호(TDC_OUT)를 출력할 수 있다.

도 5는 본 발명의 일실시예에 따른 시간 디지털 변환기 제어 방법을 흐름도로 도시한 것으로, 도시된 제어 방법을 도 6에 도시된 본 발명에 따른 시간 디지털 변환기의 구성에 대한 제3 실시예를 나타내는 도면과 결부시켜 설명하기로 한다.

도 5를 참조하면, 시간 디지털 변환기에 구비된 입력 선택부(430)는 제1 지연 회로(400)로부터 출력되는 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들(d11 내지 d18) 중 적어도 하나를 선택한다(S500 단계).

그를 위해, 입력 선택부(430)는 입력되는 2 이상의 신호들 중 어느 하나를 선택 신호(SEL)에 따라 선택하여 출력할 수 있는 먹스(MUX. 431)를 포함할 수 있다.

예를 들어, 상기 입력 선택부(430)에 포함된 먹스(431)에는 기준 신호(REF)와 제1 지연 회로(400)의 주파수 채배 기능에 의해 주파수 증폭된 기준 신호(REF_MUL)가 입력되고, 먹스(431)는 선택 신호(SEL)에 따라 기준 신호(REF)와 주파수 증폭된 기준 신호(REF_MUL) 중 어느 하나를 제1 지연 회로(400)에 대한 입력 신호로 선택할 수 있다.

그 후, 입력 선택부(430)는 상기 선택된 신호를 제1 지연 회로(400)에 대한 입력 신호로 제공한다(S510 단계).

도 6에 도시된 경우에 있어서, 주파수 체배를 위한 시간 지연 회로와 시간 디지털 변환을 위해 필요한 시간 지연 회로가 각각 8개의 단으로 구성되어, 동일한 개수의 단을 가지도록 시간 디지털 변환기가 구성된 것이다.

본 발명의 다른 실시예에 따르면, 단수가 서로 상이한 주파수 체배 장치와 시간 디지털 변환기가 도 1 내지 도 6을 참조하여 설명한 바와 같이 결합될 수도 있다.

예를 들어, 상기 시간 디지털 변환기에 구비된 주파수 체배를 위한 시간 지연 회로의 단이 n개이고, 시간 디지털 변환을 위해 필요한 시간 지연 회로의 단이 m개(m≠n)인 경우, 먹스(431)로 귀환되는 신호의 위치가 상기 주파수 체배를 위한 시간 지연 회로의 단수(n)에 맞추어 변경될 수 있다.

도 7은 본 발명에 따른 시간 디지털 변환기의 구성에 대한 제4 실시예를 도시한 것으로, 도 7에 도시된 구성 중 도 1 내지 도 6을 참조하여 설명한 것과 동일한 것에 대한 설명은 이하 생략하기로 한다.

도 7을 참조하면, 3 비트(bit)의 시간 디지털 변환기가 필요한 경우 시간 디지털 변환기에 포함되는 제1, 2 지연 회로들(400, 420)은 각각 8개의 단으로 구성되어야 한다.

이 경우에 있어서, 주파수 체배를 위한 시간 지연 회로의 단이 5개라면, 단수가 각각 5개 및 8개인 주파수 체배 장치와 시간 디지털 변환기가 도 7에 도시된 바와 같이 결합될 수 있다.

즉, 5개의 지연 소자들(401 내지 405)을 통과한 제1 지연 신호(d15)가 먹스(431)로 귀환됨으로써, 주파수 체배를 위해 5개의 단으로 구성된 시간 지연 회로가 사용될 수 있다.

한편, 시간 디지털 변환기에 포함된 제1 지연 회로(400)의 단은 8개로 유지됨으로써, 3 비트의 시간 디지털 변환기가 구성될 수 있다.

이 때, 증폭된 기준 신호(REF_MUL)는 제1 지연 신호들(d11 내지 d18) 중 어느 하나 또는 그 이상이거나 또는 먹스(431)의 출력단 신호 일 수 있으며, 성능상 먹스(431)의 출력단에 위치하는 것이 바람직하다.

상기한 바와 같이 먹스(431)로 귀환되는 신호의 위치가 변경되는 경우, 먹스(431)로의 입력 신호를 제공하기 위한 추가적인 부하가 앞단의 지연 소자에 발생하여, 해당 지연 소자와 인접한 지연 소자 사이의 시간 차이가 다른 인접한 지연 소자들 사이의 시간 차이와 상이해질 수 있다.

본 발명의 다른 실시예에 따르면, 상기한 바와 같은 인접한 지연 소자들 간의 시간 차이가 상이해짐에 따른 문제를 해결하기 위하여, 제1 지연 회로(400)에 연결되는 먹스(431)와 동일한 크기의 먹스 또는 상기 먹스(431)와 동일한 부하를 가지는 소자를 제2 지연 회로(400)의 동일한 위치에 연결할 수 있다.

도 8을 참조하면, 제1 지연 회로(400)에서 먹스(431)로 귀환되는 신호의 위치(지연 소자(405)의 뒷단)와 동일한 제2 지연 회로(420)의 위치(지연소자(425)의 뒷단)에, 상기 먹스(431)와 동일한 크기의 먹스(441) 또는 상기 먹스(431)와 동일한 부하를 가지는 소자를 연결하여 상기한 바와 같은 문제를 해결할 수 있다.

이 경우, 제2 지연 회로(420)에 연결된 먹스(441)의 선택 신호(SEL2)는, 먹스(441)의 출력이 항상 제2 신호(DIV)가 되도록 고정될 수 있다.

본 발명의 또 다른 실시예에 따르면, 도 1 내지 도 8을 참조하여 설명한 바와 같은 주파수 체배 장치 또는 시간 디지털 변환기에 있어서, 시간 지연 회로(예를 들어, 제1, 2 지연 회로들(400, 420))에 제어(control) 신호 라인이 연결되어 MDLL(Multiplying Delay-Locked Loop) 형태로 구현될 수 있다.

상술한 본 발명에 따른 시간 디지털 변환기의 제어 방법은 컴퓨터에서 실행되기 위한 프로그램으로 제작되어 컴퓨터가 읽을 수 있는 기록 매체에 저장될 수 있으며, 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다.

컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고, 상기 방법을 구현하기 위한 기능적인(function) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims

복수의 지연 소자들을 이용하는 버니어 시간 디지털 변환기에 있어서,
직렬 연결된 복수의 제1 지연 소자들을 이용하여, 입력되는 제1 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들을 출력하는 제1 지연 회로;
상기 제1 지연 신호들 중 하나 또는 그 이상을 상기 제1 지연 회로에 대한 입력 신호로 제공하는 입력 선택부;
직렬 연결된 복수의 제2 지연 소자들을 이용하여, 입력되는 제2 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들을 출력하는 제2 지연 회로; 및
상기 제1, 2 지연 회로들로부터 각각 입력되는 상기 제1, 2 지연 신호들을 이용하여, 상기 제1, 2 신호간 시간 차에 해당하는 디지털 신호를 출력하는 인코더를 포함하는 시간 디지털 변환기.
제1항에 있어서, 상기 제1 지연 회로는
상기 복수의 제1 지연 소자들을 이용해 기준 신호의 주파수를 증폭시켜 출력하는 주파수 체배 기능을 갖는 시간 디지털 변환기.
제2항에 있어서, 상기 제1 지연 회로는
상기 복수의 제1 지연 신호들 중 어느 하나를 상기 주파수 체배 기능에 따른 출력으로 이용하는 시간 디지털 변환기.
제3항에 있어서, 상기 제1 지연 회로는
상기 복수의 제1 지연 신호들 중 하나 또는 그 이상의 신호를 상기 주파수 체배 기능에 따른 출력으로 이용하는 시간 디지털 변환기.
제3항에 있어서, 상기 제1 지연 회로는
상기 복수의 제1 지연 신호들 중 상기 복수의 제1 지연 소자들을 모두 통과한 신호 또는 상기 제1 지연 소자들 각각의 출력 신호들 중 하나 또는 그 이상을 상기 주파수 체배 기능에 따른 출력으로 이용하는 시간 디지털 변환기.
제2항에 있어서, 상기 입력 선택부는
상기 주파수 증폭된 기준 신호를 상기 제1 지연 회로에 대한 입력 신호로 제공하는 시간 디지털 변환기.
제2항에 있어서, 상기 입력 선택부는
상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 어느 하나를 상기 제1 지연 회로에 대한 입력 신호로 제공하는 시간 디지털 변환기.
제7항에 있어서, 상기 입력 선택부는
상기 기준 신호와 상기 주파수 증폭된 기준 신호를 입력받아, 상기 입력된 두 신호들 중 어느 하나를 출력하는 먹스(MUX)를 포함하는 시간 디지털 변환기.
제8항에 있어서, 상기 먹스는
입력되는 선택 신호(SEL)에 따라 상기 상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 어느 하나를 출력하는 시간 디지털 변환기.
복수의 지연 소자들을 이용하는 버니어 시간 디지털 변환기에 있어서,
직렬 연결된 복수의 제1 지연 소자들을 이용하여, 입력되는 제1 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들을 출력하는 제1 지연 회로;
상기 제1 지연 신호들 중 하나 또는 그 이상을 상기 제1 지연 회로에 대한 입력 신호로 제공하는 제1 먹스;
직렬 연결된 복수의 제2 지연 소자들을 이용하여, 입력되는 제2 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들을 출력하는 제2 지연 회로;
상기 제1 먹스의 연결 위치와 대응되도록 상기 제2 지연 회로에 연결되는 제2 먹스; 및
상기 제1, 2 지연 회로들로부터 각각 입력되는 상기 제1, 2 지연 신호들을 이용하여, 상기 제1, 2 신호간 시간 차에 해당하는 디지털 신호를 출력하는 인코더를 포함하는 시간 디지털 변환기.
복수의 지연 소자들을 이용해 입력 신호간 시간 차에 해당하는 디지털 신호를 출력하는 시간 디지털 변환기에 있어서,
직렬 연결된 상기 복수의 지연 소자들을 이용하여, 입력되는 기준 신호의 주파수를 증폭시켜 출력하는 주파수 체배부; 및
상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 어느 하나를 선택하여 상기 지연 소자들에 입력시키는 입력 선택부를 포함하고,
상기 주파수 체배부는
상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 선택된 신호에 대하여 서로 다른 지연 시간을 가지는 복수의 지연 신호들을 출력하는 시간 디지털 변환기.
제11항에 있어서, 상기 입력 선택부는
상기 기준 신호와 상기 주파수 증폭된 기준 신호를 입력받아, 선택 신호(SEL)에 따라 상기 입력된 두 신호들 중 어느 하나를 출력하는 먹스(MUX)를 포함하는 시간 디지털 변환기.
제1항 내지 제12항 중 어느 한 항에 기재된 시간 디지털 변환기를 포함하는 통신 장치.
직렬 연결된 복수의 지연 소자들을 각각 구비하는 제1, 2 지연회로들을 이용해 입력 신호간 시간 차에 해당하는 디지털 신호를 출력하는 버니어 시간 디지털 변환기를 제어하는 방법에 있어서,
상기 제1 지연 회로로부터 출력되는 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들 중 하나 또는 그 이상을 선택하는 단계; 및
상기 선택된 제1 지연 신호를 상기 제1 지연 회로에 대한 입력 신호로 제공하는 단계를 포함하는 시간 디지털 변환기 제어 방법.
제14항에 있어서,
상기 복수의 제1 지연 소자들을 이용해 기준 신호의 주파수를 증폭시켜 출력하는 단계를 더 포함하는 시간 디지털 변환기 제어 방법.
제15항에 있어서, 상기 선택 단계는
상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 어느 하나를 상기 제1 지연 회로에 대한 입력 신호로 선택하는 시간 디지털 변환기 제어 방법.