KR100995159B1 - 버니어 지연회로, 이를 이용한 시간 디지털 변환기 및 시험장치 - Google Patents

버니어 지연회로, 이를 이용한 시간 디지털 변환기 및 시험장치 Download PDF

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Abstract

고정밀도로 캘리브레이션(calibration)이 가능한 버니어(vernier) 지연 회로를 제공한다.
링 오실레이터(ring oscilator)(10)는 입력된 바이어스 신호(SbiasG)에 대응하는 주파수로 발진한다. 바이어스 신호 조절부(12)는 링 오실레이터(10)의 발진 주파수가 소정의 기준 주파수와 일치하도록 귀환에 의한 링 오실레이터(10)에 대한 바이어스 신호(SbiasG)를 생성한다. 개별 바이어스 회로(14)는, N개의 제2 가변 지연 소자(D21~D2N) 각각에 설치된 복수의 바이어스 회로(BIAS1~BIASN)를 갖춘다. 각 바이어스 회로(BIAS1~BIASN)는, 바이어스 신호(Sbias2A1~Sbias2AN)를 개별적으로 조절 가능하도록 구성된다.
캘리브레이션, 버니어, 지연, 바이어스, 오실레이터, 고정밀도

Description

버니어 지연회로, 이를 이용한 시간 디지털 변환기 및 시험 장치{A venier delay circuit, a time digital converter and a testing device using the same}
본 발명은 버니어 지연회로에 관한 것으로서, 보다 구체적으로는 특히 지연시간을 조절하는 기술에 관한 것이다.
제1의 신호(이하, 스타트 신호라고 한다)와 제2의 신호(스톱 신호)의 천이 타이밍의 시간차이를 디지털 값으로 변환하는 시간-디지털 변환기(Time to Digital Converter, 이하 TDC라고 한다)가 알려져 있다. 고시간 분해능을 갖는 TDC로서 버니어 지연 회로를 이용한 방식이 제안되어 있다.
도 1은 버니어 지연 회로(200)를 이용한 TDC(300)의 구성을 나타내는 도면이다. TDC(300)는 버니어 지연 회로(200)와 우선순위(priority) 인코더(100)를 포함한다. 버니어 지연 회로(200)는 스타트 신호(Sstart)와 스톱 신호(Sstop)를 받아, 시간차이에 대응하는 위치에서 비트가 변화하는 써모미터 코드(TC)를 생성한다. 버니어 지연 회로(200)는 제1 지연 회로(210)과 제2 지연 회로(220)와 써모미터 래치(TL0~TLN)를 포함한다.
제1 지연 회로(210)은, 다단 접속된 N개의 제1 지연 소자(D1)를 포함하고, 스타트 신호(Sstart)에, 1단 마다 제1 소정량(t1)의 지연을 주어 서로 다른 지연이 부여된 (N＋1)개의 지연 스타트 신호(SA0~SAN)를 출력한다. 이와 같이 제2 지연 회로(220)은, 다단 접속된 N개의 제2 지연 소자 D2를 포함해, 스톱 신호(Sstop)에 1단 마다 제2 소정량의 지연을 주어 서로 다른 지연이 부여된 (N＋1)개의 지연 스톱 신호(SB0~SBN)를 출력한다.
제1 소정량(t1)의 지연은, 제2 소정량(t2)보다 길게 설정된다. 제1 지연 회로(210), 제2 지연 회로(220)내의 지연 소자를 1단 통과할 때마다, 스타트 신호(Sstart)와 스톱 신호(Sstop)의 시간차이는 Δt=(t1-t2) 만큼 작아진다. 스타트 신호(Sstart)와 스톱 신호(Sstop)의 초기의 시간차이가τ인 경우, (τ／Δt) 단의 지연 소자를 경유한 단계에서, 2개의 신호의 엣지의 타이밍은 역전된다.
j단째(0≤j≤N)의 써모미터 래치 TLj는, j단째로부터 출력되는 지연 스톱 신호(SBj)를, j단째로부터 출력되는 지연 스타트 신호(SAj)로 래치한다.본 명세서에 대해서는, 편의적으로 1단째보다 한단계 앞의 단계를 0단째라고 한다. 즉, 0단째의 써모미터 래치(TL0)는 지연 되기 전의 스타트 신호와 지연 되기 전의 스톱 신호를 받는다.
그 결과, 스톱 신호(Sstop)가 스타트 신호(Sstart)를 따라 잡을 때까지는, 써모미터 래치(TL)의 출력은 0이 되고, 따라 잡은 후에는 1이 된다. 이렇게 해서, (N＋1)개의 써모미터 래치(TL0~TLN)에 의해 래치된 데이터가, 써모미터 코드 TC[0:N］로서 출력된다. 써모미터 코드의 명칭은, 어떤 비트를 경계로 값이 1에서 0(또는 0에서 1)에 바뀌는 것이, 온도계를 닮아 있는 것에 연관되고 있다.
또한, 스타트 신호(Sstart)에 스톱 신호(Sstop)가 뒤처지는 경우에는, 써모미터 코드(TC)는 모든 비트가 0이 되며, 스타트 신호(Sstart)보다 스톱 신호(Sstop)가 먼저 입력된 경우에는 경우, 모든 비트가 1이 된다.
　　[특허 문헌 1] 미국특허 제 4,494,021호 명세서
　　[특허 문헌 2] 국제공개 제03/36796호 팜플렛
도 1의 TDC에서는, 버니어 지연 회로(200)에 있어서의 제1 소정량(t1)와 제2 소정량(t2)의 차분Δt=(t1-t2)이 분해능을 준다. 따라서, 프로세스 격차, 혹은 온도나 전원 전압에 따라 제1 지연 소자 D1, 제2 지연 소자의 지연량에 격차나 변동이 발생하면, 원하는 분해능을 얻을 수 없는 문제가 발생한다.
또, 버니어 지연 회로는 TDC에 한정하지 않고 이용 가능하지만, 그 외의 어플리케이션에 있어서도, 시간 차분(Δt)은 일정한 것이 바람직하다.
본 발명은 이러한 과제에 착안한 것으로서, 그 포괄적인 목적은 고정밀도로 캘리브레이션(calibration)이 가능한 버니어 지연 회로의 제공에 있다.
본 발명의 일 실시예는, 제1 신호와 제2 신호에 다른 다단 지연을 주는 버니어 지연 회로에 관한 것으로서, 이 버니어 지연 회로는, 입력 신호에 대해 바이어스 신호에 대응한 지연을 주는 복수의 제1 가변 지연 소자가 다단 접속되어 구성되는 제1 지연 회로와 입력 신호에 대해 바이어스 신호에 대응한 지연을 주는 복수의 제2 가변 지연 소자가 다단 접속되어 구성되는 제2 지연 회로와 링 오실레이터와 바이어스 신호 조절부와 개별 바이어스 회로를 포함한다. 제1 지연 회로는, 제1 신호에 대해서 제1 가변 지연 소자 1단 마다 제1 소정량의 지연을 주어 서로 다른 지연이 부여된 복수의 제1 지연 신호를 출력한다. 제2 지연 회로는, 제2 신호에 대해서 제2 가변 지연 소자 1단 마다 제2 소정량의 지연을 주어 서로 다른 지연이 부여된 복수의 제2 지연 신호를 출력한다. 링 오실레이터는, 바이어스 신호에 대응한 주파수로 발진한다. 바이어스 신호 조절부는, 링 오실레이터의 주파수가, 기준 주파수와 일치하도록 귀환에 의해 링 오실레이터에 대한 바이어스 신호를 조절한다. 개별 바이어스 회로는, 복수의 제2 가변 지연 소자 각각 개별적으로 주어야 할 복수의 바이어스 신호를 생성한다. 이 버니어 지연 회로는, 복수의 제1 가변 지연 소자에 대해서, 적어도 바이어스 신호 조절부에 의해 생성된 바이어스 신호를 공급하고, 복수의 제2 가변 지연 소자 각각에 대하여, 바이어스 신호 조절부에 의해 생성된 바이어스 신호에 개별 바이어스 회로에 의해 생성된 개별적으로 주어야 할 바이어스 신호를 중첩한 합성 바이어스 신호를 공급한다.
버니어 지연 회로에서는, 각 단에 대하여, 제1 가변 지연 소자에 의한 제1 지연량(t1)과 제2 가변 지연 소자에 의한 제2 지연량(t2) 각각의 절대적인 정도(精度)가 요구되는 것이 아니라, 2개의 지연량의 차이(이하, 차분 지연이라고 한다)Δt=(t1-t2)를 일정하게 유지할 필요가 있다. 따라서, 바이어스 신호 조절부로부터의 바이어스 신호에 의해서, 온도 변동이나 전원 전압 변동에 의한 지연량(t1,t2)를 제거하면서, 개별 바이어스 회로에 의해서 각 단 마다의 차분 지연(Δt)을 목표치로 설정할 수 있기 때문에, 고정밀도의 캘리브레이션이 가능해진다.
일 실시예의 버니어 지연 회로는, 복수의 제1 가변 지연 소자에 공통으로 주어야 할 바이어스 신호를 생성하는 공통 바이어스 회로를 더 포함할 수 있다. 버니어 지연 회로는, 복수의 제1 가변 지연 소자에 대해서, 바이어스 신호 조절부에 의해 생성된 바이어스 신호에 공통 바이어스 회로에 의해 생성된 바이어스 신호를 중첩한 합성 바이어스 신호를 공급할 수 있다.
이 경우, 공통 바이어스 회로에 의해서 제1 가변 지연 소자의 지연 조절 범위의 중심값, 즉 차분 지연(Δt)의 중심값을 조절할 수 있다.
일 실시예의 버니어 지연 회로에서는, 제1 지연 회로로부터 출력되는 복수의 제1 지연 신호를 받아 그 중의 하나를 선택 출력하는 제1 탭 셀렉터와 제2 지연 회로로부터 출력되는 복수의 제2 지연 신호를 받아 그 중의 하나를 선택 출력하는 제2 탭 셀렉터와 제1 탭 셀렉터의 출력 신호와 제2 탭 셀렉터의 출력 신호를 받아 그 중의 하나를 선택 출력하는 루프 전환 셀렉터와 제1 신호 및 루프 입력 전환 셀렉터로부터의 신호를 받아 그 중의 하나를 제1 지연 회로에 선택 출력하는 제1 입력 셀렉터와 제2 신호 및 루프 입력 전환 셀렉터로부터의 신호를 받아 그 중의 하나를 제2 지연 회로로 선택 출력하는 제2 입력 셀렉터와 루프 입력 전환 셀렉터의 출력 신호의 주기를 측정하는 주파수 카운터를 더 포함할 수 있다. 이 버니어 지연 회로는, 제1 지연 회로를 포함한 루프가 제1의 발진기를 형성해, 제2 지연 회로를 포함한 루프가 제2의 발진기를 형성하도록 구성된다.
제1,제2의 발진기를 구성하기 위해서, 루프 전환 셀렉터의 출력을 반전하는 인버터를 더 포함할 수 있다.
이 실시예에 의하면, 제1 지연 회로 내의 제1 가변 지연 소자를 포함한 제1 발진기의 주기와 제2 지연 회로 내의 제2 가변 지연 소자를 포함한 제2 발진기의 주기를 측정할 수 있다. 탭 셀렉터에 의해서 탭 위치를 바꾸는 것으로, 각 루프에 포함되는 지연 소자의 단수를 임의로 바꿀 수 있기 때문에, 지연 소자 1단 만큼의 지연량을 측정할 수 있고 조절이 가능해진다.
일 실시예의 버니어 지연 회로는, 제1, 제2 탭 셀렉터, 루프 입력 전환 셀렉터, 제1,제2 입력 셀렉터를 제어하는 제어부를 더 포함할 수 있다. 제어부는, 제1 입력 셀렉터에 의해 루프 입력 전환 셀렉터로부터의 신호를 선택하고, 루프 입력 전환 셀렉터에 의해 제1 탭 셀렉터의 출력 신호를 선택하고, 제1 탭 셀렉터에 의해 0단째의 탭을 선택하고, 주파수 카운터에 의해 주기(TA0)를 측정하는 스텝과 제2 입력 셀렉터에 의해 루프 입력 전환 셀렉터로부터의 신호를 선택하고, 루프 입력 전환 셀렉터에 의해 제2 탭 셀렉터의 출력 신호를 선택하고, 제2 탭 셀렉터에 의해 0단째의 탭을 선택하고, 주파수 카운터에 의해 주기(TB0)를 측정하는 스텝을 실행한다.게다가 제어부는, 제1 입력 셀렉터에 의해 루프 입력 전환 셀렉터로부터의 신호를 선택해, 루프 입력 전환 셀렉터에 의해 제1 탭 셀렉터의 출력 신호를 선택해, 제1 탭 셀렉터에 의해 i단째(1≤i≤N)의 탭을 선택한 상태에서, 주파수 카운터에 의해 주기(TAi)를 측정하는 스텝과 주기(TAi)와 주기(TA0)의 차분ΔTAi를 계산하는 스텝과 제2 입력 셀렉터에 의해 루프 입력 전환 셀렉터로부터의 신호를 선택하고, 루프 입력 전환 셀렉터에 의해 제2 탭 셀렉터의 출력 신호를 선택하고, 제2 탭 셀렉터에 의해 i단째의 탭을 선택한 상태로, 주파수 카운터에 의해 주기 TBi를 측정하는 스텝과 주기(TBi)와 주기(TB0)의 차분ΔTBi를 계산하는 스텝과 소정의 차분 지연을Δt로 할 때, 차분ΔTAi와 차분ΔTBi의 차이가,
　ΔTAi-ΔTBi=Δt×i
를 만족하도록, 제2 지연 회로의 i단째의 제2 가변 지연 소자에 대해서 개별 바이어스 회로가 주어야 할 바이어스 신호를 조절하는 스텝을 i를 1씩 증가시키면서 반복 실행할 수 있다.
일 실시예의 버니어 지연 회로는, 제1 가변 지연 소자 및 제2 가변 지연 소자의 쌍에 대응시킨, 복수의 래치를 더 포함할 수 있다. 각 래치는 대응하는 제2 가변 지연 소자의 입력 신호를, 대응하는 제1 가변 지연 소자의 입력 신호를 이용해 래치할 수 있다.
본 발명의 다른 실시예는 스타트 신호와 스톱 신호의 천이 타이밍의 시간차이를 디지털치로 변환하는 시간 디지털 변환기에 관한 것이다. 이 시간 디지털 변환기는, 스타트 신호가 제1 신호로서, 스톱 신호가 제2 신호로서 입력되는 버니어 지연 회로와 버니어 지연 회로로부터 출력되는 써모미터 코드를 인코드하는 인코더를 포함한다.
　이 실시예에 의하면, 버니어 지연 회로에 대하여 각 단 마다의 차분 지연Δt를 목표치에 일정하게 유지할 수 있기 때문에, 고정밀도의 시간 분해능을 실현할 수 있다.
본 발명의 또 다른 실시예는 시험 장치이다. 이 장치는 전술한 시간 디지털 변환기를 갖춘다.
또한, 이상의 구성요소의 임의의 편성이나 본 발명의 구성요소나 표현을, 방법, 장치 등의 사이에 서로 치환한 것도 또한 본 발명의 실시예에 포함된다.
　본 발명에 의하면 고정밀도도 캘리브레이션이 가능한 버니어 지연 회로가 제공된다.
이하, 본 발명을 매우 적합한 실시예를 기초로 도면을 참조하면서 설명한다. 각 도면에 나타나는 동일 또는 동등의 구성요소, 부재, 처리에는, 동일한 부호를 사용하며, 중복된 설명은 생략한다. 또, 실시예들은 발명을 한정하는 것은 아니고 예시이며, 실시예에 기술되는 모든 특징이나 그 구성은, 반드시 발명의 본질적인 것이라고는 할 수 없다.
본 명세서에 있어서, 「부재 A가 부재 B에 접속」된 상태란, 부재 A와 부재 B가 물리적으로 직접적으로 접속되는 경우나, 부재 A와 부재 B가, 상기적인 접속 상태에 영향을 미치지 않는 다른 부재를 통해 간접적으로 접속되는 경우도 포함한다. 마찬가지로, 「부재 C가, 부재 A와 부재 B의 사이에 설치된 상태」란, 부재 A와 부재 C, 혹은 부재 B와 부재 C가 직접적으로 접속되는 경우 외에, 상기적인 접속 상태에 영향을 미치지 않는 다른 부재를 통해 간접적으로 접속되는 경우도 포함한다.
( 제1의 실시예)
도 2는 제1의 실시예와 관련된 버니어 지연 회로(200a)의 구성을 나타내는 블록도이다. 도 2의 버니어 지연 회로(200a)는 도 1의 TDC300에 매우 적합하게 이용할 수 있다. TDC300는 자동 시험 장치(ATE：Automatic Test Equipment), 타임 인터벌 분석기, 지터 측정기 등의 시험 장치에 탑재된다.
도 2의 버니어 지연 회로(200a)는 스타트 신호(제1 신호)(Sstart)와 스톱 신호(제2 신호)(Sstop)를 받아 2개의 신호에 다른 다단 지연을 준다.
버니어 지연 회로(200)는 제1 지연 회로(210), 제2 지연 회로(220), 링 오실레이터(10), 바이어스 신호 조절부(12), 개별 바이어스 회로(14), 공통 바이어스 회로(16)을 갖춘다.
제1 지연 회로(210)는 다단 접속된 복수 N개(N는 자연수)의 제1 가변 지연 소자(D11~D1N)를 포함한다. 각 가변 지연 소자(D11~D1N)는, 입력 신호에 대해 바이어스 신호(Sbias11~Sbias1N)에 대응하는 지연을 준다. 제1 지연 회로(210)는 스타트 신호(Sstart)에 대해서, 제1 가변 지연 소자 1단 마다 제1 소정량(t1)의 지연을 준다. i단째(0≤i≤N)의 가변 지연 소자(D1)의 출력 단자에는 탭(TPi)이 설치되어 있어 각 탭(TP0~TPN)로부터 서로 다른 지연이 부여된 복수의 지연 스타트 신호(SA0~SAN)를 출력한다. 0단째는, 1단째의 입력, 즉 지연을 받지 않는 스테이지에 대응한다.
제2 지연 회로(220)는, 다단 접속된 복수 N개의 제2 가변 지연 소자(D21~D2N)를 포함한다. 각 가변 지연 소자(D21~D2N)는 입력 신호에 대해 바이어스 신호(Sbias21~Sbias2N)에 대응한 지연을 준다. 제2 지연 회로(220)는 스톱 신호(Sstop)에 대해서, 제2 가변 지연 소자 1단 마다 제2 소정량(t2)의 지연을 준다. i단째(0≤i≤N)의 가변 지연 소자(D2)의 출력 단자에는 탭(TPi)이 설치되어 있어 각 탭(TP0~TPN)으로부터 서로 다른 지연이 부여된 복수의 지연 스톱 신호(SB0~SBN)를 출력한다.
링 오실레이터(10)는 입력된 바이어스 신호(SbiasG)에 대응한 주파수로 발진한다. 바이어스 신호 조절부(12)는 링 오실레이터(10)의 발진 주파수가, 소정의 기준 주파수와 일치하도록, 귀환에 의해 링 오실레이터(10)에 대한 바이어스 신호 (SbiasG)를 생성한다. 바이어스 신호 조절부(12)는 귀환 제어부(12a)로 바이어스 회로(12b)를 포함한다. 바이어스 회로(12b)는 바이어스 신호(SbiasG)를 생성한다.귀환 제어부(12a)는 기준 주파수와 링 오실레이터(10)의 발진 주파수가 일치하도록 바이어스 회로(12b)를 제어한다. 바이어스 신호 조절부(12)는 공지의 기술을 이용해 구성할 수 있다.
개별 바이어스 회로(14)는, N개의 제2 가변 지연 소자(D21~D2N) 마다 설치된 복수의 바이어스 회로(BIAS1~BIASN)를 포함한다. i단째(1≤i≤N)의 바이어스 회로 BIASi는 대응하는 제2 가변 지연 소자(D2i)에게 주어야 할 바이어스 신호(Sbias2Ai)를 생성한다. 각 바이어스 회로(BIAS1~BIASN)는, 바이어스 신호 (Sbias2A1~Sbias2AN)를 개별적으로 조절 가능하게 구성된다.
공통 바이어스 회로(16)은, 복수의 제1 가변 지연 소자(D11~D1N)에 공통으로 줄 바이어스 신호(SbiasC)를 생성한다.
복수의 제1 가변 지연 소자(D11~D1N)에는 적어도 바이어스 신호 조절부(12) 에 의해 생성된 바이어스 신호(SbiasG)가 공급된다. 본 실시예에서는, 바이어스 신호 조절부(12)에 의해 생성된 바이어스 신호(SbiasG)에 공통 바이어스 회로(16)에 의해 생성된 바이어스 신호(SbiasC)를 중첩한 합성 바이어스 신호가 공급된다.
i단째의 제2 가변 지연 소자(D2i)에는 합성 바이어스 신호(Sbias2i)가 공급된다. 합성 바이어스 신호(Sbias2i)는 바이어스 신호 조절부(12)에 의해 생성된 바이어스 신호(SbiasG)에 개별 바이어스 회로(14)에 의해 생성된 바이어스 신호 (Sbias2Ai)를 중첩하여 생성된다.
제1 가변 지연 소자(D1), 제2 가변 지연 소자(D2)로서는 특허문헌2에 개시된 회로를 이용할 수 있다. 도 3은 2개의 바이어스 신호에 대응한 지연을 부여하는 가변 지연 소자(50)의 구성을 나타내는 회로도이다. 제1 커런트 밀러 회로(CM1)는 제1 바이어스 신호(SbiasA)에 대응하는 바이어스 전류(Ia1)를 생성하고, 제2 커런트 밀러 회로(CM2)는 제2 바이어스 신호(SbiasB)에 대응하는 바이어스 전류(Ia2)를 생성한다. 2개의 바이어스 전류(Ia1,Ia2)가 합성되어 인버터(52)(2단 접속되어 있기 때문에, 버퍼로서 기능한다)의 고전위측의 단자에 공급된다. 마찬가지로, 인버터(52)의 저전위 측에도, 2개의 전류원이 설치되어 있다. 제1 바이어스 신호 (SbiasA)에 대응하는 바이어스 전류(Ib1)와 제2 바이어스 신호(SbiasB)에 대응하는 바이어스 신호(Ib2)가 합성되어 인버터(52)의 저전위측의 단자로부터 추출된다.
도 4는 도 3의 가변 지연 소자에 바이어스 신호를 공급하는 바이어스 회로의 구성을 나타내는 회로도이다. 도 4의 바이어스 회로(60)도 특허 문헌 2에 개시되 어 있다. 바이어스 회로(60)은 기준 전류원(62), 트랜지스터(M0~Mk)(k는 2이상의 정수), 스위치(SW1~SWk), 트랜지스터(Mout)를 포함한다. 기준 트랜지스터(M0)는 기준 전류원(62)의 경로상에 설치된다. 트랜지스터(M1~Mk)는 기준 트랜지스터(M0)와 게이트 및 소스가 각각 공통에 접속되어 커런트 밀러 회로를 구성한다. 스위치 (SW1~SWk)는 트랜지스터(M1~Mk)의 경로상에 설치된다. 출력 트랜지스터(Mout)에는 트랜지스터(M1~Mk)에 흐르는 전류의 합(合)전류가 흘러 출력 트랜지스터(Mout)의 게이트에 바이어스 신호(BIASout)가 발생한다.
기준 트랜지스터(M0)의 사이즈를 Tr라 하면, i단째(1≤i≤k)의 트랜지스터 Mi의 사이즈는, 2i×Tr로 설정된다. 스위치(SW1~SWk)의 온, 오프를 개별적으로 제어함으로써 바이어스 신호(BIASout)를 제어할 수 있다. 또한, 도 4 이외의 바이어스 회로를 이용할 수도 있다.
도 5는 가변 지연 소자의 다른 구성을 나타내는 회로도이다. 가변 지연 소자(70)는 트랜지스터(72~90)를 포함한다. 트랜지스터(72,74,88,90)는 N채널 MOSFET이며, 트랜지스터(76,78,80,82,84,86)는 P채널 MOSFET이다.
트랜지스터(72)의 게이트에는 바이어스 신호(SbiasA)가, 트랜지스터(74)의 게이트에는 바이어스 신호(SbiasB)가 입력된다. 트랜지스터(72,76,80)는 커런트 밀러 회로를 구성하며, 바이어스 신호(SbiasA)에 대응하는 전류(I1)를 생성한다. 마 찬가지로, 트랜지스터(74,78,82)는 커런트 밀러 회로를 구성하며, 바이어스 신호 (SbiasB)에 대응하는 전류(I2)를 생성한다. 트랜지스터(72,76,84)는 커런트 밀러 회로를 구성하며, 바이어스 신호(SbiasA)에 대응하는 전류(I3)를 생성한다.트랜지스터(74,78,86)는 커런트 밀러 회로를 구성하며, 바이어스 신호(SbiasB)에 대응하는 전류(I4)를 생성한다.
트랜지스터(80,82,88)는 1단째의 인버터를 구성하며, 트랜지스터(84,86,90)는 2단째의 인버터를 구성한다. 트랜지스터(80,82)는 트랜지스터(88)의 부하로서 기능하며, 트랜지스터(88)는 바이어스 신호(SbiasA)에 따라 바이어스 된다. 또한, 트랜지스터(84,86)는 트랜지스터(90)의 부하로서 기능하며, 바이어스 신호(SbiasB)에 따라 바이어스된다.
도 5의 가변 지연 소자(70)에 의하면, 입력 신호(in)에 대해서, 바이어스 신호(SbiasA, SbiasB)에 대응한 지연을 줄 수 있다. 도 5의 가변 지연 소자(70)는 도 3의 가변 지연 소자(50)에 비해, 종방향으로 쌓여있는 트랜지스터의 단수가 적기 때문에, 저전압으로 동작 가능하다는 장점을 가진다. 최근에 반도체 집적회로의 전원 전압은 감소하는 경향이기 때문에, 도 5의 가변 지연 소자(70)는 유용하다.
이상이 실시예와 관련된 버니어 지연 회로(200a)의 구성이다. 일반적으로, 버니어 지연 회로에서는, 각 단에 대하여 제1 가변 지연 소자(D1)에 의한 제1 지연량(t1)와 제2 가변 지연 소자(D2)에 의한 제2 지연량(t2)의 차분 지연(Δt)을 일정하게 유지할 필요가 있다.
실시예와 관련되는 버니어 지연 회로(200a)에서는, 개별 바이어스 회로(14)에 의해서 각 단의 제2 지연량(t2i)를 개별적으로 조절할 수 있기 때문에, 각 단 마다의 차분 지연(Δti=t1i-t2i)를 캘리브레이션 할 수 있다. 게다가 바이어스 신호 조절부(12)로부터의 바이어스 신호(SbiasG)에 의해서, 온도 변동이나 전원 전압 변동에 의한 지연량(t1,t2)의 변동을 제거할 수 있다. 그 때문에, 고정밀도의 캘리브레이션이 가능해진다.
버니어 지연 회로(200a)에서는 제1 지연 회로(210)와 제2 지연 회로(220)에 동일한 바이어스 신호(SbiasG)를 주고 있다. 만약 제1 지연 회로(210), 제2 지연 회로(220) 각각에 대해 링 발진기를 마련하여 제1 지연 회로(210), 제2 지연 회로(220)의 바이어스를 귀환 제어했을 경우에는, 2개의 링 발진기에 상관이 작으면, 차분 지연(Δti=t1it2i)가 변동해 버린다. 이에 대해서, 실시예와 관한 버니어 지연 회로(200)에 의하면, 공통의 바이어스 신호(SbaisG)를 줌으로써, 2개의 제1 지연 회로(210)와 제2 지연 회로(220)의 지연량의 상관도를 높일 수 있다.
또한, 공통 바이어스 회로(16)를 마련함으로써, 제1 가변 지연 소자(D1)의 지연 조절 범위의 중심값, 즉 차분 지연(Δt)의 중심값을 조절할 수 있다. 덧붙여 제1 가변 지연 소자(D1)나 제2 가변 지연 소자(D2)의 지연 조절 범위가 충분히 넓은 경우, 공통 바이어스 회로(16)를 마련하지 않을 수도 있다.
(제2 실시예)
제2 실시예와 관련되는 버니어 지연 회로(200b)는 제1 실시예와 관련된 버니 어 지연 회로(200a)에 추가로, 차분 지연(Δt)을 매우 적합하게 캘리브레이션하기 위한 기능을 갖춘다.
도 6은 제2의 실시예와 관련된 버니어 지연 회로(200b)의 구성을 나타내는 회로도이다. 덧붙여 도 6에서는 링 오실레이터(10) 및 바이어스 신호 조절부(12)를 도시하고 있지 않다.
버니어 지연 회로(200b)는 도 2의 버니어 지연 회로(200a)의 구성에 추가로, 제1 탭 셀렉터(20), 제2 탭 셀렉터(22), 루프 입력 전환 셀렉터(24), 주파수 카운터(26), 인버터(28), 제1 입력 셀렉터(30), 제2 입력 셀렉터(32), 제어부(34)를 갖춘다.
　제1 탭 셀렉터(20)는 제1 지연 회로(210)로부터 출력되는 복수의 지연 스타트 신호(SA0~SAN)를 받아 어느 하나를 선택 출력한다. 제2 탭 셀렉터(22)는 제2 지연 회로(220)로부터 출력되는 복수의 제2 지연 신호(SB0~SBN)를 받아 어느 하나를 선택 출력한다.
루프 입력 전환 셀렉터(24)는 제1 탭 셀렉터(20)의 출력 신호와 제2 탭 셀렉터(22)의 출력 신호를 받아 어느 하나를 선택 출력한다. 제1 입력 셀렉터(30)는 스타트 신호(Sstart) 및 루프 입력 전환 셀렉터(24)로부터의 신호를 받아 어느 하나를 제1 지연 회로(210)에 선택 출력한다. 제2 입력 셀렉터(32)는 스톱 신호(Sstop) 및 루프 입력 전환 셀렉터(24)로부터의 신호를 받아 어느 하나를 제2 지연 회로(220)에 선택 출력한다.
주파수 카운터(26)는 루프 입력 전환 셀렉터(24)의 출력 신호의 주기를 측정한다.
버니어 지연 회로(200b)는 제1 지연 회로(210)를 포함하는 루프가 제1의 발진기를 형성하고, 제2 지연 회로(220)를 포함한 루프가 제2의 발진기를 형성하도록 구성된다. 즉, 제1 지연 회로(210)의 입력 신호로서 제1 지연 회로(210)의 출력 신호가 논리 반전된 신호가 귀환 입력되는 것이 바람직하다. 마찬가지로 제2 지연 회로(220)의 입력 신호로서 제2 지연 회로(220)의 출력 신호가 논리 반전된 신호가 귀환 입력되는 것이 바람직하다.
제1 지연 회로(210), 제2 지연 회로(220)를 각각 루프 발진기로서 동작시키기 위해서, 루프 입력 전환 셀렉터(24)의 출력을 반전하는 인버터(28)가 설치된다.
또한, 인버터(28)의 위치는, 도 6의 위치로 한정되지 않는다. 제1 탭 셀렉터(20)의 출력을 반전하는 인버터, 제2 탭 셀렉터(22)의 출력을 반전하는 인버터를 설치할 수도 있다.
이 구성에서는, 루프 입력 전환 셀렉터(24)에 의해 제1 탭 셀렉터(20)의 출력을 선택해, 제1 입력 셀렉터(30)에 의해 인버터(28)의 출력을 선택하면, 제1 지연 회로(210)을 포함한 제1 발진기를 구성할 수 있다.이 발진 주파수는, 제1 지연 회로(210)의 지연 시간에 대응하여, 즉 제1 탭 셀렉터(20)에 의해 선택한 탭의 위치에 따라 변화한다. 따라서, 탭 위치를 순서에 변화시키는 것으로, 제1 지연 회로(210) 내의 제1 가변 지연 소자(D11~D1N) 각각의 지연량(t11~t1N)을 측정할 수 있 다. 제2 지연 회로(220) 측에 대해서도 마찬가지로, 제2 가변 지연 소자(D21~D2N) 각각의 지연량(t21~t2N)을 측정할 수 있다. 따라서, 1단째로부터 순서에 차분 지연(Δti=t1i-t2i)을 계산하여 캘리브레이션이 가능해진다.
이하, 매우 적합한 캘리브레이션 방법에 대해 설명한다. 제어부(34)는 제1 탭 셀렉터(20), 제2 탭 셀렉터(22), 루프 입력 전환 셀렉터(24), 제1 입력 셀렉터(30), 제2 입력 셀렉터(32)의 동작을 제어한다.
버니어 지연 회로(200b)는 이하의 순서에 의해서 캘리브레이션을 실행한다.
스텝 1.
제1 입력 셀렉터(30)에 의해 루프 입력 전환 셀렉터(24)로부터의 신호를 선택해, 루프 입력 전환 셀렉터(24)에 의해 제1 탭 셀렉터(20)의 출력 신호를 선택한다. 제1 탭 셀렉터에 의해 0단째의 탭(TP0)을 선택한다. 이 상태에서 제1의 발진기의 주기(TA0)를 주파수 카운터(26)에 의해 측정한다.
스텝 2.
제2 입력 셀렉터(32)에 의해 루프 입력 전환 셀렉터(24)로부터의 신호를 선택하고, 루프 입력 전환 셀렉터(24)에 의해 제2 탭 셀렉터(22)의 출력 신호를 선택한다. 제2 탭 셀렉터(22)에 의해 0단째의 탭(TP0), 즉 지연 스톱 신호(SB0)를 선택한다. 이 상태에서 제2의 발진기의 주기(TB0)를 주파수 카운터(26)에 의해 측정한다.
계속해서, 이하의 스텝 3.~ 스텝 7.을 i를 1에서 N까지 1씩 증가시키면서 실행한다.
스텝 3.
제1 입력 셀렉터(30)에 의해 루프 입력 전환 셀렉터(24)로부터의 신호를 선택하고, 루프 입력 전환 셀렉터(24)에 의해 제1 탭 셀렉터(20)의 출력 신호를 선택한다. 제1 탭 셀렉터(20)에 의해 i단째의 탭(TPi)를 선택한다. 이 상태로, 제1 발진기의 주기(TAi)를 주파수 카운터(26)에 의해 측정한다.
스텝 4.
주기(TAi)와 주기(TA0)의 차분 ΔTAi=(TAi-TA0)을 계산한다.
스텝 5.
제2 입력 셀렉터(32)에 의해 루프 입력 전환 셀렉터(24)로부터의 신호를 선택해, 루프 입력 전환 셀렉터(24)에 의해 제2 탭 셀렉터(22)의 출력 신호를 선택한다. 제2 탭 셀렉터(22)에 의해 i단째의 탭(TPi)을 선택한다. 이 상태에서, 제2 발진기의 주기(TBi)를 주파수 카운터(26)에 의해 측정한다.
스텝 6.
주기(TBi)와 주기(TB0)의 차분ΔTBi=(TBi-TB0)을 계산한다.
스텝 7.
소정의 차분 지연을Δt로 할 때, 차분ΔTAi와 차분ΔTBi의 차이가,
ΔTAi-ΔTBi=Δt×i
를 만족하도록, 제2 지연 회로(220)의 i단째의 제2 가변 지연 소자(D2i)에 대해서 개별 바이어스 회로(14)가 주어야 할 바이어스 신호를 조절한다.
이상의 순서에 의해, 모든 단의 차분 지연(Δt)를 매우 적합하게 캘리브레이션 할 수 있다. 덧붙여 각 스텝은 처리에 지장을 주지않는 범위에서 변경할 수 있다.
도 6의 제1 탭 셀렉터(20)이나 제2 탭 셀렉터(22)와 같은 다입력 셀렉터에 대하여, 탭 마다 다른 스큐가 발생하면 캘리브레이션의 정도가 악화된다. 도 7은 도 6의 버니어 지연 회로(200b)의 제1 탭 셀렉터(20), 제2 탭 셀렉터(22)로서 이용 가능한 셀렉터의 구성을 나타내는 회로도이다.
도 7의 셀렉터(92)는 지연 회로(210(220))의 1단째 내지 N단째의 가변 지연 소자 마다 설치된 셀렉터(SEL1~SELN)와 OR게이트(94)를 갖춘다.
i단째의 셀렉터(SELi)에는 0단째의 탭(TP0)으로부터의 지연 신호(SA0)와 i단째의 탭(TPi)으로부터의 지연 신호(SAi)가 입력된다. OR게이트(94)에는 각 셀렉터(SEL1~SELN)의 출력이 입력된다.
스텝 4.및 스텝 6.에서 계산하는 차분(ΔTAi 및ΔTBi)은 0단째의 탭(TP0)의 신호를 기준으로 한 상대적인 시간차이이다. 따라서, 각 셀렉터(SELi)에 대하여, 기준이 되는 탭(TP0)으로부터 신호(SA0)와 i단째의 탭(TPi)으로부터의 신호(SAi)는 동일한 지연을 받아 OR게이트에 출력된다. 그 결과 ΔTAi 및ΔTBi의 스큐를 저감 할 수 있어 캘리브레이션의 정도를 높일 수 있다.
상기 실시예는 예시이며, 그러한 각 구성요소나 각 처리 프로세스의 편성에 여러 가지 변형예가 가능하고, 또 그러한 변형예도 본 발명의 범위에 있는 것은 당업자에게 이해될 것이다. 이하, 이러한 변형예에 대해 설명한다.
실시예에서는, 버니어 지연 회로(200)의 용도로서 TDC(300)를 설명했지만, 본 발명은 이것으로 한정되지 않고, 고정밀도의 상대 지연이 필요한 여러가지 용도에 이용 가능하다.
실시예를 참조하여, 본 발명을 설명했지만, 실시예는 본 발명의 원리, 응용을 나타내는 것에 지나지 않고, 실시예에는 청구의 범위에 규정된 본 발명의 사상을 이탈하지 않는 범위에서, 많은 변형예나 배치의 변경이 가능하다.
** 도면의 주요 부분에 대한 설명**
100…우선순위 인코더, 10…링 오실레이터, 12…바이어스 신호 조절부, 14…개별 바이어스 회로, 16…공통 바이어스 회로, 20…제1 탭 셀렉터, 22…제2 탭 셀렉터, 24…루프 입력 전환 셀렉터, 26…주파수 카운터, 28…인버터, 30…제1 입력 셀렉터, 32…제2 입력 셀렉터, 34…제어부, D1…제1 가변 지연 소자, D2…제2 가변 지연 소자, 200…버니어 지연 회로, 210…제1 지연 회로, 220…제2 지연 회로, 300…TDC, TL…써모미터 래치, TC…써모미터 코드.

Claims (7)

  1. 제1 신호와 제2 신호에 서로 다른 다단 지연을 주는 버니어 지연 회로에 있어서,
    입력 신호에 대해 바이어스 신호에 대응하는 지연을 주는 복수의 제1 가변 지연 소자가 다단 접속되어 구성되며, 상기 제1 신호에 대해서 제1 가변 지연 소자 1단 마다 제1 소정량의 지연을 주어 서로 다른 지연이 부여된 복수의 제1 지연 신호를 출력하는 제1 지연 회로;
    입력 신호에 대해 바이어스 신호에 대응하는 지연을 주는 복수의 제2 가변 지연 소자가 다단 접속되어 구성되며 상기 제2 신호에 대해서 제2 가변 지연 소자 1단 마다 제2 소정량의 지연을 주어 서로 다른 지연이 부여된 복수의 제2 지연 신호를 출력하는 제2 지연 회로;
    바이어스 신호에 대응하는 주파수로 발진하는 링 오실레이터;
    상기 링 오실레이터의 주파수가, 기준 주파수와 일치하도록 귀환에 의해 상기 링 오실레이터에 대한 바이어스 신호를 조절하는 바이어스 신호 조절부; 및
    상기 복수의 제2 가변 지연 소자 각각에 개별적으로 주어야 할 복수의 바이어스 신호를 생성하는 개별 바이어스 회로;
    를 포함하며,
    상기 복수의 제1 가변 지연 소자에 대해서, 적어도 상기 바이어스 신호 조절부에 의해 생성된 바이어스 신호를 공급하고,
    상기 복수의 제2 가변 지연 소자 각각에 대해, 상기 바이어스 신호 조절부에 의해 생성된 바이어스 신호에 상기 개별 바이어스 회로에 의해 생성된 개별적으로 주어야 할 바이어스 신호를 중첩한 합성 바이어스 신호를 공급하는 것을 특징으로 하는 버니어 지연 회로.
  2. 제1항에 있어서, 상기 복수의 제1 가변 지연 소자에 공통으로 주어야 할 바이어스 신호를 생성하는 공통 바이어스 회로를 더 포함하며,
    상기 복수의 제1 가변 지연 소자에 대해서, 상기 바이어스 신호 조절부에 의해 생성된 바이어스 신호에 상기 공통 바이어스 회로에 의해 생성된 바이어스 신호를 중첩한 합성 바이어스 신호를 공급하는 것을 특징으로 하는 버니어 지연 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 지연 회로로부터 출력되는 복수의 제1 지연 신호를 받아 어느 하나를 선택 출력하는 제1 탭 셀렉터;
    상기 제2 지연 회로로부터 출력되는 복수의 제2 지연 신호를 받아 어느 하나를 선택 출력하는 제2 탭 셀렉터;
    상기 제1 탭 셀렉터의 출력 신호와 상기 제2 탭 셀렉터의 출력 신호를 받아 어느 하나를 선택 출력하는 루프 입력 전환 셀렉터;
    상기 제1 신호 및 상기 루프 입력 전환 셀렉터로부터의 신호를 받아 어느 하나를 상기 제1 지연 회로에 선택 출력하는 제1 입력 셀렉터;
    상기 제2 신호 및 상기 루프 입력 전환 셀렉터로부터의 신호를 받아 어느 하나를 상기 제2 지연 회로에 선택 출력하는 제2 입력 셀렉터; 및
    상기 루프 입력 전환 셀렉터의 출력 신호의 주기를 측정하는 주파수 카운터;
    를 더 포함하며,
    상기 제1 지연 회로를 포함한 루프가 제1의 발진기를 형성하고 상기 제2 지연 회로를 포함한 루프가 제2의 발진기를 형성하도록 구성되는 것을 특징으로 하는 버니어 지연 회로.
  4. 제3항에 있어서,
    상기 제1, 제2 탭 셀렉터, 상기 루프 입력 전환 셀렉터, 상기 제1, 제2 입력 셀렉터를 제어하는 제어부를 더 포함하며,
    상기 제어부는,
    상기 제1 입력 셀렉터에 의해 상기 루프 입력 전환 셀렉터로부터의 신호를 선택하고, 상기 루프 입력 전환 셀렉터에 의해 상기 제1 탭 셀렉터의 출력 신호를 선택하고, 상기 제1 탭 셀렉터에 의해 0단째의 탭을 선택한 상태에서, 상기 주파수 카운터에 의해 주기(TA0)를 측정하는 스텝;
    상기 제2 입력 셀렉터에 의해 상기 루프 입력 전환 셀렉터로부터의 신호를 선택하고, 상기 루프 입력 전환 셀렉터에 의해 상기 제2 탭 셀렉터의 출력 신호를 선택하고, 상기 제2 탭 셀렉터에 의해 0단째의 탭을 선택한 상태에서, 상기 주파수 카운터에 의해 주기(TB0)를 측정하는 스텝;
    을 실행하며, 또한,
    상기 제1 입력 셀렉터에 의해 상기 루프 입력 전환 셀렉터로부터의 신호를 선택하고, 상기 루프 입력 전환 셀렉터에 의해 상기 제1 탭 셀렉터의 출력 신호를 선택하고, 상기 제1 탭 셀렉터에 의해 i단째(1≤i≤N)의 탭을 선택한 상태에서, 주파수 카운터에 의해 주기(TAi)를 측정하는 스텝;
    주기(TAi)와 주기(TA0)의 차분(ΔTAi)을 계산하는 스텝;
    상기 제2 입력 셀렉터에 의해 상기 루프 입력 전환 셀렉터로부터의 신호를 선택하고, 상기 루프 입력 전환 셀렉터에 의해 상기 제2 탭 셀렉터의 출력 신호를 선택하고, 상기 제2 탭 셀렉터에 의해 i단째의 탭을 선택한 상태에서, 상기 주파수 카운터에 의해 주기(TBi)를 측정하는 스텝;
    주기(TBi)와 주기(TB0)의 차분(ΔTBi)을 계산하는 스텝; 및
    소정의 차분 지연을 Δt로 할 때, 상기 차분(ΔTAi)과 상기 차분(ΔTBi)의 차이가,
    ΔTAi-ΔBi=Δt×i
    를 만족하도록, 상기 제2 지연 회로의 i단째의 상기 제2 가변 지연 소자에 대해서 상기 개별 바이어스 회로가 주어야 할 바이어스 신호를 조절하는 스텝;
    을 i를 1씩 증가시키면서 반복 실행하는 것을 특징으로 하는 버니어 지연 회 로.
  5. 제1항 또는 제2항에 있어서, 상기 제1 가변 지연 소자 및 상기 제2 가변 지연 소자의 쌍에 대응시킨 복수의 래치를 더 포함하며,
    각 래치는 대응하는 상기 제2 가변 지연 소자의 입력 신호를, 대응하는 상기 제1 가변 지연 소자의 입력 신호를 이용해 래치하는 것을 특징으로 하는 버니어 지연 회로.
  6. 스타트 신호와 스톱 신호의 천이 타이밍의 시간차이를 디지털 값으로 변환하는 시간 디지털 변환기에 있어서,
    상기 스타트 신호가 제1 신호로서 상기 스톱 신호가 제2 신호로서 입력되는 청구항 5에 기재의 버니어 지연 회로; 및
    상기 버니어 지연 회로로부터 출력되는 써모미터 코드를 인코드하는 인코더;
    를 포함하는 것을 특징으로 하는 시간 디지털 변환기.
  7. 제6항에 기재된 시간 디지털 변환기를 포함하는 것을 특징으로 하는 시험 장치.
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