KR100222077B1 - 코덱 인터페이스 회로 - Google Patents

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Abstract

본 발명은 코덱 인터페이스 회로에 관한 것으로, 디지털 신호 처리부와 코덱사이의 신호 전달을 인터페이싱하는 코덱 인터페이스 회로에 있어서, 상기 코덱 인터페이스 회로는, 외부로부터 소정의 주파수를 갖는 클럭 신호와 모드 선택 신호를 입력받고, 상기 모드 선택 신호에 응답하여 복수의 분주비들 중 어느 하나의 분주비로 상기 클럭 신호를 분주하여 비트 클럭 신호로서 출력하는 제1분주 수단과, 상기 제1분주 수단으로부터 상기 비트 클럭 신호를 입력받고, 소정의 분주비로 분주하여 출력하는 제2분주 수단과, 상기 제2분주 수단의 출력 신호에 동기되어서 소정 주파수의 동기 펄스 신호를 출력하는 동기 펄스 발생 수단 및, 상기 제1 분주 수단으로부터 상기 비트 클럭 신호를 입력받고, 상기 동기 펄스 발생 수단으로부터 상기 동기 펄스 신호를 입력받고, 상기 동기 펄스 신호를 상기 비트 클럭 신호에 동기시켜 프레임 동기 신호를 입력받고, 상기 동기 펄스 신호를 상기 비트 클럭 신호에 동기시켜 프레임 동기 신호를 발생시키는 프레임 동기 신호 발생 수단을 포함하여 구성된다. 이러한 장치에 의해서, 서로 다른 주파수를 갖는 복수의 프레임 동기 신호를 발생시킬 수 있게 되었다.

Description

코덱 인터페이스 회로
본 발명은 코덱 인터페이스(CODEC interface) 회로에 관한 것으로, 더 구체적으로, 4개의 서로 다른 주파수를 갖는 프레임(frame)동기 신호를 발생시킬 수 있는 코덱 인터페이스 회로에 관한 것이다.
코덱 인터페이스 회로는, 보통 8kHz의 샘플링 주파수를 갖는 프레임 동기 신호에 맞추어, 코덱으로부터 입력되는 PCM(pulse code modulation) 데이터 혹은, 뮤-로우(μlow) 데이터를 디지털 신호 처리부(DSP;digital signal processor)에서 처리할 수 있는 선형(linear) 데이터로 전환시키거나, 반대로, 디지털 신호 처리부로부터 입력되는 선형 데이터를 코덱에서 처리할 수 있는 PCM 데이터 또는, 뮤-로우 데이터로 전환시키는 회로이다.
제1도는 디지털 신호 처리부와 코덱 사이에서 코덱 인터페이스 회로의 동작을 설명하기 위한 도면이다.
제1도를 참조하면, 코덱 인터페이스 회로(20)는 디지털 신호 처리부(10)로부터 입력되는 선형 데이터를 코덱(30)에서 처리 가능한 PCM 데이터나 뮤-로우 데이터로 전환시켜서 이 데이터를 코덱(30)으로 전달한다. 그리고, 코덱(30)으로부터 입력되는 PCM 데이터나 뮤-로우 데이터는 디지털 신호 처리부(10)에서 처리 가능한 선형 데이터로 전환되어 상기 디지털 신호 처리부(10)로 전달된다.
그러나, 종래 코덱 인터페이스 회로(20)에 의하면, 코덱(30)으로 전달되는 프레임 동기 신호(fsync)가 한 개로 고정되어 있다. 따라서, 다른 주파수의 프레임 동기 신호(fsync)를 갖는 코덱으로는 전달이 불가능하다. 즉, 디지털 신호 처리부(10)의 소프트 웨어의 변경 압축률이 높아짐에 따라 프레임 동기 신호(fsync)의 변동이 있는 경우, 변동된 프레임 동기 신호(fsync)에 맞는 코덱을 사용하여야 된다.
그러나, 코덱 인터페이스 회로(20)는 변동된 프레임 동기 신호(fsync)에 맞추어 교체된 코덱과는 서로 주파수가 맞지 않기 때문에 신호의 전달이 불가능하다. 따라서, 외부 코덱(30)이 바뀌게 되면, 칩 전체를 교체해야 하는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 4개의 서로 다른 주파수를 갖는 프레임 동기 신호를 발생시킬 수 있는 코덱 인터페이스 회로를 제공하는데 그 목적이 있다.
제1도는 디지털 신호 처리부와 코덱 사이에서 코덱 인터페이스 회로가 동작하는 것을 설명하기 위한 도면.
제2도는 본 발명의 실시예에 따른 코덱 인터페이스 회로를 개략적으로 보이는 도면.
제3도는 본 발명의 실시예에 따른 제1분주 수단을 개략적으로 보이는 도면.
제4도는 본 발명의 실시예에 따른 프레임 동기 신호 발생부를 개략적으로 보여주는 도면.
제5도는 본 발명의 실시예에 따른 프레임 동기 신호 발생부의 동작을 설명하기 위한 타이밍 도.
* 도면의 주요부분에 대한 부호의 설명
10 : 디지털 신호 처리부 20 : 코덱 인터페이스
30 : 코덱 40 : 제1분주 수단
50 : 제2분주 수단 60 : 동기 펄스 발생 수단
70 : 프레임 동기 신호 발생 수단
[구성]
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 디지털 신호 처리부와 코덱 사이를 인터페이싱하는 코덱 인터페이스 회로에 있어서, 상기 코덱 인터페이스 회로는, 외부로부터 소정의 주파수를 갖는 클럭 신호와 모드 선택 신호를 입력받고, 상기 모드 선택 신호에 응답하여 복수의 분주비들 중 어느 하나의 분주비로 상기 클럭 신호를 분주하여 비트 클럭 신호로서 출력하는 제1분주 수단과, 상기 제1분주 수단으로부터 상기 비트 클럭 신호를 입력받고, 소정의 분주비로 분주 하여 출력하는 제2분주 수단과, 상기 제2분주 수단의 출력 신호를 입력받아 소정 주파수의 동기 펄스 신호를 출력하는 동기 펄스 발생 수단 및, 상기 제1분주 수단으로부터 상기 비트 클럭 신호를 입력받고, 상기 동기 펄스 발생 수단으로부터 상기 동기 펄스 신호를 입력받고, 상기 동기 펄스 신호를 상기 비트 클럭 신호에 동기시켜 프레임 동기 신호를 발생시키는 프레임 동기 신호 발생 수단을 포함하여 구성된다.
이 특징의 바람직한 실시예에 있어서, 상기 제1분주 수단은, 상기 모드 선택 신호가 00의 2비트 값일때는 상기 클럭 신호를 12분주하여 비트 클럭 신호로서 출력하고, 상기 모드 선택 신호가 01의 2비트 값일때는 상기 클럭 신호를 13분주하여 비트 클럭 신호로서 출력하고, 상기 모드 선택 신호가 10의 2비트 값일때는 상기 클럭 신호를 14분주하여 비트 클럭 신호로서 출력하고, 상기 모드 선택신호가 11의 2비트 값일때는 상기 클럭 신호를 15분주하여 비트 클럭 신호로서 출력한다.
[작용]
이러한 장치에 의해서, 입력되는 소정의 클럭 신호를 소정의 모드 선택 신호에 응답하여 소정의 분주비로 분주하여, 서로 다른 주파수를 갖는 4개의 프레임 동기 신호를 발생 시킨다.
[실시예]
이하, 제2도 내지 제5도를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제2도를 참조하면, 본 발명의 바람직한 실시예에 따른 신규한 코덱 인터페이스 회로는, 외부로부터 입력된 소정의 클럭 신호를 소정의 모드 선택 신호에 응답하여 복수의 분주비들 중 어느 하나의 분주비로 분주하여 비트 클럭 신호로서 출력하는 제1분주 수단을 포함하여 구성된다. 이러한 장치에 의해서, 서로 다른 4개의 프레임 동기 신호를 발생시킬 수 있게 되어, 코덱의 교체시 칩 전체를 교체해야 하는 문제점을 해결하였다.
제2도는 본 발명의 바람직한 실시예에 따른 코덱 인터페이스 회로를 보여주는 도면이다.
제2도를 참조하면, 참조번호 40은 외부로부터 소정의 주파수를 갖는 클럭 신호(mclk)와 소정의 2비트 값을 갖는 모드 선택 신호(mode[0:1])를 입력받고, 이 모드 선택 신호(mode[0:1])에 응답하여 복수의 분주비들 중에 어느 하나의 분주비로 상기 클럭 신호(mclk)를 분주하여 비트 클럭 신호(bclk)로서 출력하는 제1분주 수단이고, 50은 상기 제1분주 수단(40)으로부터 소정의 주파수를 갖는 비트 클럭 신호(bclk)를 입력받고, 이 비트 클럭 신호(bclk)를 소정의 분주비로 분주하여 출력하는 제2분주 수단이고, 60은 상기 제2분주 수단(50)의 출력 신호를 입력받고, 소정의 주파수를 갖는 동기 펄스 신호(intr)를 출력하는 동기 펄수 발생 수단이고, 70은 상기 제1분주 수단(40)의 출력 신호인 상기 비트 클럭 신호(bclk)를 입력받고, 상기 동기 펄스 발생 수단(60)으로부터 상기 동기 펄스 신호(intr)를 입력받아, 상기 동기 펄스 신호(intr)를 상기 비트 클럭 신호(bclk)에 동기시켜 프레임 동기 신호(fsync)를 발생시키는 프레임 동기 신호 발생 수단이다.
여기에서, 상기 제1분주 수단(40)은, 외부로부터 상기 클럭 신호(mclk)를 입력받고, 이 클럭 신호(mclk)를 상기 모드 선택 신호(mode[0:1])가 00의 값을 가지면 12분주하여 출력하고, 01의 값을 가지면 13분주하여 출력하고, 10의 값을 가지면 14분주하여 출력하고, 11의 값을 가지면 15분주하여 출력한다.
다음, 상기 제2분주 수단(50)은, 상기 제1분주 수단(40)의 출력 신호인 비트 클럭 신호(bclk)를 256 분주하여 출력한다. 이때, 상기 비트 클럭 신호(bclk)를 256 분주하기 위해서, 상기 비트 클럭 신호(bclk)를 4분주 회로(50a)에 의해 4분주시킨 다음, 6비트 카운터(50b)를 사용하여 상기 4분주 회로의 출력 신호를 다시 64분주시킨다.
이어, 상기 동기 펄스 발생 수단(60)은, 디코더로 구성되었으며, 이 디코더로부터 출력되는 복수의 제어 신호중에서 하나의 제어 신호가 동기 펄스 신호(intr)로서 상기 프레임 동기 신호 발생 수단(70)으로 출력된다.
일 예로, 상기 클럭 신호(mclk)가 24의 주파수를 가지는 경우, 4개의 서로 다른 프레임 동기 신호(fsync)들을 발생시키는 과정을 살펴보면 다음과 같다.
먼저, 상기 모드 선택 신호(mode[0:1])가 00의 값을 가지면, 상기 24의 주파수를 갖는 클럭 신호(mclk)는 상기 제1분주 수단(40)에서 12분주되어 2의 비트 클럭 신호로 출력된다. 그리고,이 비트 클럭 신호(bclk)는 상기 제2분주 수단(50)에서 256분주되어 최종적으로 8kHz의 주파수로 출력된다. 이 출력 신호는 상기 동기 펄스 발생 수단(60) 즉, 상기 디코더(60)에서 디코딩되어 복수의 제어 신호들 및 상기 동기 펄스 신호(intr)로서 출력된다.
도시되지 않았지만, 상기 제어 신호들 중 하나는 상기 코덱(30)의 입력 단자(DR)로 공급되며, 상기 코덱 인터페이스 회로(20)에 의해서 전환된 PCM 데이터나 뮤-로우 데이터의 입력을 알리는 신호로서 사용된다. 그리고, 상기 디코더(60)로 부터의 상기 동기 펄스 신호(intr)는 상기 프레임 동기 신호 발생 수단(70)에서 상기 비트 클럭 신호(bclk)에 동기된다. 이로써, 상기 프레임 동기 신호 발생 수단(70)에서는 최종적으로 8kHz의 주파수를 갖는 프레임 동기 신호(fsync)가 발생된다. 여기서, 상기 프레임 동기 신호(fsync)는 하나의 프레임 단위로 이루어진 데이터 구간에서, 하나의 프레임내의 첫 데이터가 입력되는 것을 알린다.
그리고, 상기 코덱(30)으로 입력되는 데이터는 상기 프레임 동기 신호(fsync)의 주기 내에서 아날로그 신호로 변환된다. 또한, 상기 제어 신호는 데이터의 입력을 알리는 신호로서, 상기 프레임 동기 신호(fsync)보다 빠른 입력 시간이 요구된다. 이는 상기 제어 신호가 프레임 단위의 상기 데이터의 입력을 알리는 신호로서 사용되기 때문이며, 상기 프레임 동기 신호(fsync)가 상기 프레임 동기 신호 발생 수단(70)에서 상기 비트 클럭(bclk)에 동기되어 출력됨으로 인해서, 상기 제어 신호는 상기 프레임 동기 신호(fsync)보다 더 빨리 상기 코덱(30)으로 입력된다.
이와 동일한 방법으로, 상기 클럭 신호(mclk)를 상기 모드 선택 신호(mode[0:1])가 01의 값을 가지면, 상기 제1분주 수단(40)에서 13분주되어 최종적으로 7.38kHz의 주파수를 갖는 프레임 동기 신호(fsync)가 발생되고, 상기 모드 선택 신호(mode[0:1])가 10의 값을 가지면, 상기 제1분주 수단(40)에서 14분주되어 최종적으로 6.86kHz의 주파수를 갖는 프레임 동기 신호(fsync)가 발생되고, 상기 모드 선택 신호(mode[0:1])가 11의 값을 가지면, 상기 제1분주 수단(40)에서 15분주되어 최종적으로 6.4kHz의 주파수를 갖는 프레임 동기 신호(fsync)가 발생된다.
제3도는 상기 제1분주 수단(40)을 신호의 흐름에 따라 복수개의 논리 게이트들과 복수개의 멀티플렉서 및 복수 개의 플립플롭을 사용하여 나타낸 회로도이다.
제4도는 상기 프레임 동기 신호 발생 수단(70)을 복수개의 논리 게이트들과 플립플롭을 사용하여 나타낸 회로도로서, 입력 신호인 동기 펄스 신호(intr)와 비트 클럭 신호(bclk)가 동기되어 프레임 동기 신호(fsync)가 출력되는 것을 나타내고 있다.
제5도는 상기 프레임 동기 신호 발생 수단(70)의 동작을 설명하기 위한 타이밍도로서, 상기 8kHz의 주파수를 갖는 동기 펄스 신호(intr)가 상기 2의 주파수를 갖는 비트 클럭 신호(bclk)에 동기되어 8kHz의 주파수를 갖는 프레임 동기 신호(fsync)가 발생되는 것을 보여주는 도면이다.
종래의 코덱 인터페이스 회로는, 프레임 동기 신호가 한 개로 고정되어, 코덱의 교체가 있는 경우, 전체 칩을 교체해야 하는 문제점이 있었다.
이와 같은 문제점을 해결하기 위한 본 발명은, 제1 및 제2분주 수단과, 동기 펄스 발생 수단, 그리고, 프레임 동기 신호 발생 수단을 포함하여, 4개의 서로 다른 프레임 동기 신호를 발생시키는 코텍 인터페이스 회로를 구성한다.
따라서, 입력되는 소정 주파수의 클럭 신호를 모드 선택 신호에 의하여 4개의 서로 다른 주파수를 갖는 프레임 동기 신호를 발생 시킬 수 있다. 그러므로, 서로 다른 4개의 프레임 동기 신호를 갖는 코덱을 모두 사용할 수 있게 되어, 코덱의 교체가 있을 경우, 칩 전체를 교체해야 하는 문제점을 해결하였다.

Claims (2)

  1. 디지털 신호 처리부(10)와 코덱(30) 사이를 인터페이싱하는 코덱 인터페이스 회로에 있어서, 상기 코덱 인터페이스 회로는, 외부로부터 소정의 주파수를 갖는 클럭 신호(mclk)와 모드 선택 신호(mode[0:1])를 입력받고, 상기 모드 선택 신호(mode[0:1])에 응답하여 복수의 분주비들 중 어느 하나의 분주비로 상기 클럭 신호(mclk)를 분주하여 비트 클럭 신호(bclk)로서 출력하는 제1분주 수단(40)과, 상기 제1분주 수단(40)으로부터 상기 비트 클럭 신호(bclk)를 입력받고, 소정의 분주비로 분주하여 출력하는 제2분주 수단(50)과, 상기 제2분주 수단(50)의 출력 신호를 입력받아 소정 주파수의 동기 펄스 신호(intr)를 출력하는 동기 펄스 발생 수단(60) 및, 상기 제1분주 수단(40)으로부터 상기 비트 클럭 신호(bclk)를 입력받고, 상기 동기 펄스 발생 수단(60)으로부터 상기 동기 펄스 신호(intr)를 입력받고, 상기 동기 펄스 신호(intr)를 상기 비트 클럭 신호(bclk)에 동기시켜 프레임 동기 신호(fsync)를 발생시키는 프레임 동기 신호 발생 수단(70)을 포함하는 것을 특징으로 하는 코덱 인터페이스 회로.
  2. 제1항에 있어서, 상기 제1분주 수단(40)은, 상기 모드 선택 신호(mode[0:1])가 00의 2비트 값일때는 상기 클럭 신호(mclk)를 12분주하여 비트 클럭 신호(bclk)로서 출력하고, 상기 모드 선택 신호(mode[0:1])가 01의 2비트 값일때는 상기 클럭 신호(mclk)를 13분주하여 비트 클럭 신호(bclk)로서 출력하고, 상기 모드 선택 신호(mode[0:1])가 10의 2비트 값일때는 상기 클럭 신호(mclk)를 14분주하여 비트 클럭 신호(bclk)로서 출력하고, 상기 모드 선택 신호(mode[0:1])가 11의 2비트 값일때는 상기 클럭 신호(mclk)를 15분주하여 비트 클럭 신호(bclk)로서 출력하는 것을 특징으로 하는 코덱 인터페이스 회로.
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