JP3514532B2 - クロック信号生成装置 - Google Patents
クロック信号生成装置Info
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- JP3514532B2 JP3514532B2 JP29728294A JP29728294A JP3514532B2 JP 3514532 B2 JP3514532 B2 JP 3514532B2 JP 29728294 A JP29728294 A JP 29728294A JP 29728294 A JP29728294 A JP 29728294A JP 3514532 B2 JP3514532 B2 JP 3514532B2
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- period
- clock signal
- clock
- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Facsimiles In General (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号を生成す
る技術に係り、特に、通信システム等において基準クロ
ックから例えば５０％に近いデューティ比を持ったクロ
ック信号を生成する装置、例えばプログラマブル・タイ
マ装置に関する。マイクロプロセッサの動作速度の向上
に伴い、通信速度の向上や装置の制御精度の向上も図ら
れている。これに伴い、通信用クロック等の信号も高速
化及び高精度化が求められ、そのための信号発生回路に
も出力周波数設定に際して柔軟な対応が要求されてい
る。
る技術に係り、特に、通信システム等において基準クロ
ックから例えば５０％に近いデューティ比を持ったクロ
ック信号を生成する装置、例えばプログラマブル・タイ
マ装置に関する。マイクロプロセッサの動作速度の向上
に伴い、通信速度の向上や装置の制御精度の向上も図ら
れている。これに伴い、通信用クロック等の信号も高速
化及び高精度化が求められ、そのための信号発生回路に
も出力周波数設定に際して柔軟な対応が要求されてい
る。
【０００２】
【従来の技術】従来知られているプログラマブル・タイ
マ装置では、基準クロックをタイマ部に入力し、そのカ
ウント動作に基づいて出力部がクロック出力信号を生成
するといった方式をとっている。この場合、例えばデュ
ーティ比が５０％に近い出力波形を発生するためには、
希望する出力波形の周期の１／２の周期にタイマ部の期
間設定を行い、このタイマ部で得られるカウント動作に
基づいた信号により出力レベルを反転させるという方法
が採られる。
マ装置では、基準クロックをタイマ部に入力し、そのカ
ウント動作に基づいて出力部がクロック出力信号を生成
するといった方式をとっている。この場合、例えばデュ
ーティ比が５０％に近い出力波形を発生するためには、
希望する出力波形の周期の１／２の周期にタイマ部の期
間設定を行い、このタイマ部で得られるカウント動作に
基づいた信号により出力レベルを反転させるという方法
が採られる。
【０００３】従って、タイマ部にどのような値を設定し
たところで、最終的に得られるクロック出力信号の周期
は、基準クロックの偶数倍（つまり偶数クロックサイク
ル分の周期）になってしまっていた。
たところで、最終的に得られるクロック出力信号の周期
は、基準クロックの偶数倍（つまり偶数クロックサイク
ル分の周期）になってしまっていた。
【０００４】
【発明が解決しようとする課題】上述したように従来の
クロック信号生成技術では、最終的に得られるクロック
出力信号の周期（又は周波数）は、入力クロックすなわ
ち基準クロックの偶数倍（又は偶数分の１）に限定され
るため、実際に得られるクロック出力信号の周波数が本
来希望する出力周波数と異なる可能性が高いといった不
利がある。
クロック信号生成技術では、最終的に得られるクロック
出力信号の周期（又は周波数）は、入力クロックすなわ
ち基準クロックの偶数倍（又は偶数分の１）に限定され
るため、実際に得られるクロック出力信号の周波数が本
来希望する出力周波数と異なる可能性が高いといった不
利がある。
【０００５】特に周波数が高い領域では、実際に得られ
るクロック出力信号の周波数が所望の出力周波数から大
きくずれてしまい、そのため、昨今の通信システム等に
おけるクロック信号の高精度化の要求に十分応えること
ができないといった課題があった。本発明は、かかる従
来技術における課題に鑑み創作されたもので、同一の入
力クロックに対して実際の出力周波数の所望の出力周波
数からのずれを最小限に抑制し、ひいては出力クロック
の高精度化に寄与することができるクロック信号生成装
置を提供することを目的とする。
るクロック出力信号の周波数が所望の出力周波数から大
きくずれてしまい、そのため、昨今の通信システム等に
おけるクロック信号の高精度化の要求に十分応えること
ができないといった課題があった。本発明は、かかる従
来技術における課題に鑑み創作されたもので、同一の入
力クロックに対して実際の出力周波数の所望の出力周波
数からのずれを最小限に抑制し、ひいては出力クロック
の高精度化に寄与することができるクロック信号生成装
置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、基準クロックの奇数クロックサイクル
分の周期を設定可能にすることで、最終的に得られる出
力クロック信号の周波数を基準クロック周波数の整数分
の１（つまり偶数分の１と奇数分の１の双方）に設定で
きるようにしている。
め、本発明では、基準クロックの奇数クロックサイクル
分の周期を設定可能にすることで、最終的に得られる出
力クロック信号の周波数を基準クロック周波数の整数分
の１（つまり偶数分の１と奇数分の１の双方）に設定で
きるようにしている。
【０００７】従って、本発明に係るクロック信号生成装
置は、図１の原理構成図に示されるように、基準クロッ
クＣＫREF と期間制御信号ＰＣに基づいて設定された期
間に応じた期間信号ＰＳを発生するタイマ部１と、該タ
イマ部から発生された期間信号に応答してその出力レベ
ルを反転させ、クロック信号ＣＫOUT として出力する出
力部２と、該出力部から出力されたクロック信号に基づ
いて前記期間制御信号を生成し、前記タイマ部に対して
前記期間信号の発生タイミングを制御する制御部３とを
具備し、前記生成された期間制御信号を用いて、前記出
力部から出力されるクロック信号の周期を前記基準クロ
ックの奇数クロックサイクル分の周期となるように制御
することを特徴とする。
置は、図１の原理構成図に示されるように、基準クロッ
クＣＫREF と期間制御信号ＰＣに基づいて設定された期
間に応じた期間信号ＰＳを発生するタイマ部１と、該タ
イマ部から発生された期間信号に応答してその出力レベ
ルを反転させ、クロック信号ＣＫOUT として出力する出
力部２と、該出力部から出力されたクロック信号に基づ
いて前記期間制御信号を生成し、前記タイマ部に対して
前記期間信号の発生タイミングを制御する制御部３とを
具備し、前記生成された期間制御信号を用いて、前記出
力部から出力されるクロック信号の周期を前記基準クロ
ックの奇数クロックサイクル分の周期となるように制御
することを特徴とする。
【０００８】また、出力部２から出力されるクロック信
号ＣＫOUT の周期に関して奇数モードと偶数モードのい
ずれか一方の動作モードを設定する手段（モード設定部
４）を、制御部３に動作可能に接続してもよい。また、
本発明の好適な実施態様では、制御部３は、奇数モード
が設定された時に、期間制御信号ＰＣを用いてタイマ部
１を制御することで、出力部２に対し出力クロック信号
ＣＫOUT の１サイクルにおける“０”レベルの期間と
“１”レベルの期間が互いに基準クロックＣＫREF の奇
数クロックサイクル分だけ異なるように制御する。
号ＣＫOUT の周期に関して奇数モードと偶数モードのい
ずれか一方の動作モードを設定する手段（モード設定部
４）を、制御部３に動作可能に接続してもよい。また、
本発明の好適な実施態様では、制御部３は、奇数モード
が設定された時に、期間制御信号ＰＣを用いてタイマ部
１を制御することで、出力部２に対し出力クロック信号
ＣＫOUT の１サイクルにおける“０”レベルの期間と
“１”レベルの期間が互いに基準クロックＣＫREF の奇
数クロックサイクル分だけ異なるように制御する。
【０００９】この場合、出力部２は、出力クロック信号
ＣＫOUT としてデューティ比が５０％に近い出力波形を
生成する。また、本発明の好適な実施態様では、制御部
３は、偶数モードが設定された時に、期間制御信号ＰＣ
を用いてタイマ部１を制御することで、出力部２に対し
出力クロック信号ＣＫOUT の１サイクルにおける“０”
レベルの期間と“１”レベルの期間が互いに同じとなる
ように制御する。従ってこの場合、出力クロック信号Ｃ
ＫOUT の周期は、基準クロックＣＫREF の偶数クロック
サイクル分の周期となる。
ＣＫOUT としてデューティ比が５０％に近い出力波形を
生成する。また、本発明の好適な実施態様では、制御部
３は、偶数モードが設定された時に、期間制御信号ＰＣ
を用いてタイマ部１を制御することで、出力部２に対し
出力クロック信号ＣＫOUT の１サイクルにおける“０”
レベルの期間と“１”レベルの期間が互いに同じとなる
ように制御する。従ってこの場合、出力クロック信号Ｃ
ＫOUT の周期は、基準クロックＣＫREF の偶数クロック
サイクル分の周期となる。
【００１０】
【作用】図２には本発明のクロック信号生成装置の動作
タイミング波形の一例が示される。図中、（ａ）は動作
モードとして通常モードすなわち偶数モードが設定され
た場合の動作タイミング波形、（ｂ）及び（ｃ）はそれ
ぞれ動作モードとして奇数モードが設定された場合の動
作タイミング波形を示す。
タイミング波形の一例が示される。図中、（ａ）は動作
モードとして通常モードすなわち偶数モードが設定され
た場合の動作タイミング波形、（ｂ）及び（ｃ）はそれ
ぞれ動作モードとして奇数モードが設定された場合の動
作タイミング波形を示す。
【００１１】先ず、（ａ）に示す通常モードでは、制御
部３で生成される期間制御信号ＰＣにより、出力クロッ
ク信号ＣＫOUT の１サイクルにおける“０”レベルの期
間と“１”レベルの期間は互いに同じ期間〔Ｎ〕となる
ように制御される。つまり、出力クロック信号ＣＫOUT
の周期は、基準クロックＣＫREF の偶数クロックサイク
ル分の周期〔２Ｎ〕となる。
部３で生成される期間制御信号ＰＣにより、出力クロッ
ク信号ＣＫOUT の１サイクルにおける“０”レベルの期
間と“１”レベルの期間は互いに同じ期間〔Ｎ〕となる
ように制御される。つまり、出力クロック信号ＣＫOUT
の周期は、基準クロックＣＫREF の偶数クロックサイク
ル分の周期〔２Ｎ〕となる。
【００１２】また、（ｂ）及び（ｃ）に示す奇数モード
では、同様にして期間制御信号ＰＣにより、出力クロッ
ク信号ＣＫOUT の１サイクルにおける“０”レベルの期
間と“１”レベルの期間が互いに基準クロックＣＫREF
の奇数クロック（図示の例では１クロック）サイクル分
だけ異なるように制御される。（ｂ）の例では“１”レ
ベルの期間が１クロックサイクル分伸長されており（制
御方式１）、（ｃ）の例では逆に“１”レベルの期間が
１クロックサイクル分短縮されている（制御方式２）。
つまり、出力クロック信号ＣＫOUT の周期は、基準クロ
ックＣＫREF の奇数クロックサイクル分の周期〔２Ｎ＋
１〕又は〔２Ｎ−１〕となる。
では、同様にして期間制御信号ＰＣにより、出力クロッ
ク信号ＣＫOUT の１サイクルにおける“０”レベルの期
間と“１”レベルの期間が互いに基準クロックＣＫREF
の奇数クロック（図示の例では１クロック）サイクル分
だけ異なるように制御される。（ｂ）の例では“１”レ
ベルの期間が１クロックサイクル分伸長されており（制
御方式１）、（ｃ）の例では逆に“１”レベルの期間が
１クロックサイクル分短縮されている（制御方式２）。
つまり、出力クロック信号ＣＫOUT の周期は、基準クロ
ックＣＫREF の奇数クロックサイクル分の周期〔２Ｎ＋
１〕又は〔２Ｎ−１〕となる。
【００１３】このように本発明のクロック信号生成装置
によれば、基準クロックＣＫREF の偶数クロックサイク
ル分の周期の設定が可能であると共に（図２（ａ）参
照）、奇数クロックサイクル分の周期の設定も可能にな
るので（図２（ｂ）及び（ｃ）参照）、出力クロック信
号ＣＫOUT の周波数を基準クロックＣＫREF の周波数の
整数分の１に設定することができる。
によれば、基準クロックＣＫREF の偶数クロックサイク
ル分の周期の設定が可能であると共に（図２（ａ）参
照）、奇数クロックサイクル分の周期の設定も可能にな
るので（図２（ｂ）及び（ｃ）参照）、出力クロック信
号ＣＫOUT の周波数を基準クロックＣＫREF の周波数の
整数分の１に設定することができる。
【００１４】従って、同一の入力クロックすなわち基準
クロックに対して、実際の出力周波数の所望の出力周波
数からのずれを最小限に抑制することが可能となり、こ
れによって出力クロックの高精度化を図ることができ
る。
クロックに対して、実際の出力周波数の所望の出力周波
数からのずれを最小限に抑制することが可能となり、こ
れによって出力クロックの高精度化を図ることができ
る。
【００１５】
【実施例】図３には本発明に係るクロック信号生成装置
の第１実施例の構成がブロック図の形で示される。図示
の例はプログラマブル・タイマ装置１０の構成を示すも
ので、本装置が適用される通信システムに含まれるシス
テムバス１００に動作可能に接続されている。本装置１
０において、１１はシステムバス１００からパラレル転
送により１６ビットのデータ（つまり、最終的に得られ
る出力クロック信号ＣＫOUT の１サイクルにおける
“０”レベルの期間又は“１”レベルの期間のクロック
サイクル数を決定するためのデータ）を格納するリロー
ドレジスタ、１２はリロードレジスタ１１から１６ビッ
トのデータを取り込んでダウンカウント動作を行うダウ
ンカウンタ、１３はダウンカウンタ１２からのアンダー
フロー信号ＵＦに応答してその出力レベルを反転させる
ことでクロック信号ＣＫOUT を出力するフリップフロッ
プ、１４は出力クロック信号ＣＫOUT と基準クロックＣ
ＫREF 及びモード信号ＭＳに基づいてダウンカウンタ１
２の動作を制御するためのロード信号ＬＳ及びカウント
クロックＣＫCNT を生成する制御ステートマシン、１５
はシステムバス１００を介して適宜設定される動作モー
ド情報に基づいて通常モード（偶数モード）又は奇数モ
ードを設定するためのモード信号ＭＳを出力するモード
レジスタを示す。
の第１実施例の構成がブロック図の形で示される。図示
の例はプログラマブル・タイマ装置１０の構成を示すも
ので、本装置が適用される通信システムに含まれるシス
テムバス１００に動作可能に接続されている。本装置１
０において、１１はシステムバス１００からパラレル転
送により１６ビットのデータ（つまり、最終的に得られ
る出力クロック信号ＣＫOUT の１サイクルにおける
“０”レベルの期間又は“１”レベルの期間のクロック
サイクル数を決定するためのデータ）を格納するリロー
ドレジスタ、１２はリロードレジスタ１１から１６ビッ
トのデータを取り込んでダウンカウント動作を行うダウ
ンカウンタ、１３はダウンカウンタ１２からのアンダー
フロー信号ＵＦに応答してその出力レベルを反転させる
ことでクロック信号ＣＫOUT を出力するフリップフロッ
プ、１４は出力クロック信号ＣＫOUT と基準クロックＣ
ＫREF 及びモード信号ＭＳに基づいてダウンカウンタ１
２の動作を制御するためのロード信号ＬＳ及びカウント
クロックＣＫCNT を生成する制御ステートマシン、１５
はシステムバス１００を介して適宜設定される動作モー
ド情報に基づいて通常モード（偶数モード）又は奇数モ
ードを設定するためのモード信号ＭＳを出力するモード
レジスタを示す。
【００１６】図１に示した装置構成との対比において、
リロードレジスタ１１及びダウンカウンタ１２はタイマ
部１に対応し、フリップフロップ１３は出力部２に対応
し、制御ステートマシン１４は制御部３に対応し、モー
ドレジスタ１５はモード設定部４に対応する。図４には
制御ステートマシン１４の状態遷移図の一例が示され
る。
リロードレジスタ１１及びダウンカウンタ１２はタイマ
部１に対応し、フリップフロップ１３は出力部２に対応
し、制御ステートマシン１４は制御部３に対応し、モー
ドレジスタ１５はモード設定部４に対応する。図４には
制御ステートマシン１４の状態遷移図の一例が示され
る。
【００１７】同図に示すように、奇数モードで出力が１
の場合には（状態遷移参照）、リロードレジスタ１１
からダウンカウンタ１２にデータをロードした直後に
「ウエイト」状態となり、この後、本来のダウンカウン
ト動作を行うようにしている。これによって、出力クロ
ック信号ＣＫOUT の１サイクルにおける“１”レベルの
期間を、所定クロックサイクル（１サイクル）分伸長す
ることができる（図２で説明した制御方式１）。
の場合には（状態遷移参照）、リロードレジスタ１１
からダウンカウンタ１２にデータをロードした直後に
「ウエイト」状態となり、この後、本来のダウンカウン
ト動作を行うようにしている。これによって、出力クロ
ック信号ＣＫOUT の１サイクルにおける“１”レベルの
期間を、所定クロックサイクル（１サイクル）分伸長す
ることができる（図２で説明した制御方式１）。
【００１８】図５には本実施例に係る装置の動作タイミ
ング波形の一例が示される。図中、（ａ）及び（ｂ）は
それぞれリロードレジスタ１１に「５」の値が設定され
ている場合の通常モード（偶数モード）時と奇数モード
時の動作タイミング波形を示す。なお、同図においてハ
ッチングで示される部分は、カウンタ１２に値が設定さ
れていない状態を表している。
ング波形の一例が示される。図中、（ａ）及び（ｂ）は
それぞれリロードレジスタ１１に「５」の値が設定され
ている場合の通常モード（偶数モード）時と奇数モード
時の動作タイミング波形を示す。なお、同図においてハ
ッチングで示される部分は、カウンタ１２に値が設定さ
れていない状態を表している。
【００１９】図５（ａ）に示す通常モードでは、出力ク
ロック信号ＣＫOUT の周期が基準クロックＣＫREF の偶
数クロック（図示の例では「１２」クロック）サイクル
分の周期となっている。これに対し、図５（ｂ）に示す
奇数モードでは、出力クロック信号ＣＫOUT の“１”レ
ベルの期間においてロード直後のサイクルにカウントク
ロックＣＫCNTが出力されず、１クロック分のウエイト
サイクルになり、結果的に出力クロック信号ＣＫOUT の
周期が基準クロックＣＫREF の奇数クロック（図示の例
では「１３」クロック）サイクル分の周期となってい
る。
ロック信号ＣＫOUT の周期が基準クロックＣＫREF の偶
数クロック（図示の例では「１２」クロック）サイクル
分の周期となっている。これに対し、図５（ｂ）に示す
奇数モードでは、出力クロック信号ＣＫOUT の“１”レ
ベルの期間においてロード直後のサイクルにカウントク
ロックＣＫCNTが出力されず、１クロック分のウエイト
サイクルになり、結果的に出力クロック信号ＣＫOUT の
周期が基準クロックＣＫREF の奇数クロック（図示の例
では「１３」クロック）サイクル分の周期となってい
る。
【００２０】このように本実施例では、奇数モード時が
設定された時、出力クロック信号ＣＫOUT の“１”レベ
ルの期間を１クロックサイクル分伸長するといった制御
方式を採用している。上述した第１実施例（図３〜図５
参照）では、リロードレジスタ１１とダウンカウンタ１
２を用いてタイマ部を構成したが、タイマ部の構成はこ
れに限定されず、他の形態のレジスタとカウンタを用い
て構成することも可能である。
設定された時、出力クロック信号ＣＫOUT の“１”レベ
ルの期間を１クロックサイクル分伸長するといった制御
方式を採用している。上述した第１実施例（図３〜図５
参照）では、リロードレジスタ１１とダウンカウンタ１
２を用いてタイマ部を構成したが、タイマ部の構成はこ
れに限定されず、他の形態のレジスタとカウンタを用い
て構成することも可能である。
【００２１】また、制御部３（図１参照）については、
説明の便宜のため制御ステートマシン１４を用いて構成
したが、同様の機能又は動作を実現する回路であれば制
御ステートマシンである必要はない。また、第１実施例
では出力クロック信号の“１”レベルの期間を伸長する
ようにしたが、これは、“０”レベルの期間を伸長する
ようにしてもよい。
説明の便宜のため制御ステートマシン１４を用いて構成
したが、同様の機能又は動作を実現する回路であれば制
御ステートマシンである必要はない。また、第１実施例
では出力クロック信号の“１”レベルの期間を伸長する
ようにしたが、これは、“０”レベルの期間を伸長する
ようにしてもよい。
【００２２】また、期間の変動方向についても、第１実
施例では期間の伸長方向に制御されていたが、短縮方向
に制御してもよく、或いは両者の組み合わせでもよい。
また、期間の変動量についても、第１実施例では１クロ
ックサイクル分であったが、奇数クロックサイクル分で
あれば、３クロックサイクル分でも５クロックサイクル
分でもよいことはもちろんである。
施例では期間の伸長方向に制御されていたが、短縮方向
に制御してもよく、或いは両者の組み合わせでもよい。
また、期間の変動量についても、第１実施例では１クロ
ックサイクル分であったが、奇数クロックサイクル分で
あれば、３クロックサイクル分でも５クロックサイクル
分でもよいことはもちろんである。
【００２３】また、第１実施例では、出力クロック信号
の周期の変動制御はカウンタへのウエイトサイクルの挿
入により実現されていたが、かかる制御方式に限定され
ず、例えばカウント開始の初期値又は終了値を操作した
り、或いはカウント動作を操作することで出力クロック
信号の周期の変動制御を行うようにしてもよい。以下、
上述した各変形例の具体例について、図６〜図２０を参
照しながら説明する。
の周期の変動制御はカウンタへのウエイトサイクルの挿
入により実現されていたが、かかる制御方式に限定され
ず、例えばカウント開始の初期値又は終了値を操作した
り、或いはカウント動作を操作することで出力クロック
信号の周期の変動制御を行うようにしてもよい。以下、
上述した各変形例の具体例について、図６〜図２０を参
照しながら説明する。
【００２４】図６は本発明の第２実施例に係るプログラ
マブル・タイマ装置２０の構成を示すもので、図３に示
した第１実施例の装置と構成上異なる点は、ダウンカ
ウンタ１２に代えてアップカウンタ２１を設けたこと、
リロードレジスタ１１に代えて比較レジスタ２２を設
けたこと、である。従って本実施例では、アップカウン
タ２１からのオーバーフロー信号ＯＦを用いてフリップ
フロップ２３を制御し、またアップカウンタ２１の動作
を制御するためにリセット信号ＲＳとカウントクロック
ＣＫCNT が用いられる。また、制御ステートマシン２４
は、出力クロック信号ＣＫOUT と基準クロックＣＫREF
及びモード信号ＭＳの他に、比較レジスタ２２からの比
較結果を指示する信号ＣＲにも応答して所定のカウンタ
制御動作を行う。
マブル・タイマ装置２０の構成を示すもので、図３に示
した第１実施例の装置と構成上異なる点は、ダウンカ
ウンタ１２に代えてアップカウンタ２１を設けたこと、
リロードレジスタ１１に代えて比較レジスタ２２を設
けたこと、である。従って本実施例では、アップカウン
タ２１からのオーバーフロー信号ＯＦを用いてフリップ
フロップ２３を制御し、またアップカウンタ２１の動作
を制御するためにリセット信号ＲＳとカウントクロック
ＣＫCNT が用いられる。また、制御ステートマシン２４
は、出力クロック信号ＣＫOUT と基準クロックＣＫREF
及びモード信号ＭＳの他に、比較レジスタ２２からの比
較結果を指示する信号ＣＲにも応答して所定のカウンタ
制御動作を行う。
【００２５】なお、この第２実施例に係る装置の動作に
ついては、前述した第１実施例の動作から容易に類推さ
れ得るので、その説明は省略する。第１実施例の場合と
同様にして、図７には第２実施例に係る制御ステートマ
シン２４の状態遷移図の一例が示され、図８にはその動
作タイミング波形の一例が示される。
ついては、前述した第１実施例の動作から容易に類推さ
れ得るので、その説明は省略する。第１実施例の場合と
同様にして、図７には第２実施例に係る制御ステートマ
シン２４の状態遷移図の一例が示され、図８にはその動
作タイミング波形の一例が示される。
【００２６】この第２実施例では、奇数モード時に、出
力クロック信号の“０”レベルの期間を３クロックサイ
クル分伸長するように制御がなされている。図９は本発
明の第３実施例に係るプログラマブル・タイマ装置３０
の構成を示すもので、図６に示した第２実施例の装置と
構成上異なる点は、制御ステートマシン３４からアップ
カウンタ３１に対してそのカウント初期値を「１」に設
定するためのセット信号ＳＴを供給するようにした点で
ある。
力クロック信号の“０”レベルの期間を３クロックサイ
クル分伸長するように制御がなされている。図９は本発
明の第３実施例に係るプログラマブル・タイマ装置３０
の構成を示すもので、図６に示した第２実施例の装置と
構成上異なる点は、制御ステートマシン３４からアップ
カウンタ３１に対してそのカウント初期値を「１」に設
定するためのセット信号ＳＴを供給するようにした点で
ある。
【００２７】上述した各実施例の場合と同様にして、図
１０には第３実施例に係る制御ステートマシン３４の状
態遷移図の一例が示され、図１１にはその動作タイミン
グ波形の一例が示される。この第３実施例では、奇数モ
ード時に、出力クロック信号の“１”レベルの期間のカ
ウント初期値を「１」に設定するように制御がなされて
いる。つまり、カウント開始の初期値を操作すること
で、出力クロック信号の周期の変動制御を行うようにし
ている。
１０には第３実施例に係る制御ステートマシン３４の状
態遷移図の一例が示され、図１１にはその動作タイミン
グ波形の一例が示される。この第３実施例では、奇数モ
ード時に、出力クロック信号の“１”レベルの期間のカ
ウント初期値を「１」に設定するように制御がなされて
いる。つまり、カウント開始の初期値を操作すること
で、出力クロック信号の周期の変動制御を行うようにし
ている。
【００２８】図１２は本発明の第４実施例に係るプログ
ラマブル・タイマ装置４０の構成を示すもので、図３に
示した第１実施例の装置と構成上異なる点は、リロード
レジスタ４１からの０ビットの信号と制御ステートマシ
ン４４から出力される修飾信号ＭＤに応答するＯＲゲー
ト４６をダウンカウンタ４２の前段に設けたことであ
る。この修飾信号ＭＤは、ダウンカウンタ４２にロード
するデータのビット０を強制的に「１」に制御するため
の信号である。
ラマブル・タイマ装置４０の構成を示すもので、図３に
示した第１実施例の装置と構成上異なる点は、リロード
レジスタ４１からの０ビットの信号と制御ステートマシ
ン４４から出力される修飾信号ＭＤに応答するＯＲゲー
ト４６をダウンカウンタ４２の前段に設けたことであ
る。この修飾信号ＭＤは、ダウンカウンタ４２にロード
するデータのビット０を強制的に「１」に制御するため
の信号である。
【００２９】上述した各実施例の場合と同様にして、図
１３には第４実施例に係る制御ステートマシン４４の状
態遷移図の一例が示され、図１４にはその動作タイミン
グ波形の一例が示される。この第４実施例では、奇数モ
ード時に、出力クロック信号が“０”レベルの期間にお
いてロードする値のビット０を強制的に「１」に設定す
るように制御がなされている。また、リロードレジスタ
４１の設定値が偶数の時に基準クロックの奇数クロック
サイクル分の周期が設定可能となるように制御がなされ
ている。つまり、カウント開始の初期値を操作すること
で、出力クロック信号の周期の変動制御を行うようにし
ている。
１３には第４実施例に係る制御ステートマシン４４の状
態遷移図の一例が示され、図１４にはその動作タイミン
グ波形の一例が示される。この第４実施例では、奇数モ
ード時に、出力クロック信号が“０”レベルの期間にお
いてロードする値のビット０を強制的に「１」に設定す
るように制御がなされている。また、リロードレジスタ
４１の設定値が偶数の時に基準クロックの奇数クロック
サイクル分の周期が設定可能となるように制御がなされ
ている。つまり、カウント開始の初期値を操作すること
で、出力クロック信号の周期の変動制御を行うようにし
ている。
【００３０】図１５は本発明の第５実施例に係るプログ
ラマブル・タイマ装置５０の構成を示すもので、図９に
示した第３実施例の装置と構成上異なる点は、セット信
号ＳＴを用いる代わりに、アップカウンタ５１からの０
ビットの信号と制御ステートマシン５４から出力される
修飾信号ＭＤに応答する排他的ＯＲゲート５６を比較レ
ジスタ５２の前段に設けたことである。この修飾信号Ｍ
Ｄは、比較レジスタ５２に設定されるデータのビット０
を反転させるための信号である。
ラマブル・タイマ装置５０の構成を示すもので、図９に
示した第３実施例の装置と構成上異なる点は、セット信
号ＳＴを用いる代わりに、アップカウンタ５１からの０
ビットの信号と制御ステートマシン５４から出力される
修飾信号ＭＤに応答する排他的ＯＲゲート５６を比較レ
ジスタ５２の前段に設けたことである。この修飾信号Ｍ
Ｄは、比較レジスタ５２に設定されるデータのビット０
を反転させるための信号である。
【００３１】上述した各実施例の場合と同様にして、図
１６には第５実施例に係る制御ステートマシン５４の状
態遷移図の一例が示され、図１７にはその動作タイミン
グ波形の一例が示される。この第５実施例では、奇数モ
ード時に、出力クロック信号が“０”レベルの期間にお
いて比較レジスタ５２へのデータのビット０を反転させ
るように制御がなされている。また、比較レジスタ５２
の設定値が偶数の時に、基準クロックの奇数クロックサ
イクル分の周期が設定可能となるように制御がなされて
いる。つまり、カウント終了時の値を操作することで、
出力クロック信号の周期の変動制御を行うようにしてい
る。
１６には第５実施例に係る制御ステートマシン５４の状
態遷移図の一例が示され、図１７にはその動作タイミン
グ波形の一例が示される。この第５実施例では、奇数モ
ード時に、出力クロック信号が“０”レベルの期間にお
いて比較レジスタ５２へのデータのビット０を反転させ
るように制御がなされている。また、比較レジスタ５２
の設定値が偶数の時に、基準クロックの奇数クロックサ
イクル分の周期が設定可能となるように制御がなされて
いる。つまり、カウント終了時の値を操作することで、
出力クロック信号の周期の変動制御を行うようにしてい
る。
【００３２】図１８は本発明の第６実施例に係るプログ
ラマブル・タイマ装置６０の構成を示すもので、図１２
に示した第４実施例の装置と構成上異なる点は、ＯＲ
ゲート４６を設ける代わりに、ダウンカウンタ６２から
の０ビットの信号と制御ステートマシン６４から出力さ
れる修飾信号ＭＤに応答するＡＮＤゲート６６を設けた
こと、ダウンカウンタ６２からの１５ビットの信号と
ＡＮＤゲート６６の出力信号を受けてアンダーフロー信
号ＵＦを出力するゼロ検出回路６７を設けたこと、であ
る。この場合、修飾信号ＭＤは、ゼロ検出回路６７に供
給されるデータのビット０を強制的に「０」に制御する
ための信号である。
ラマブル・タイマ装置６０の構成を示すもので、図１２
に示した第４実施例の装置と構成上異なる点は、ＯＲ
ゲート４６を設ける代わりに、ダウンカウンタ６２から
の０ビットの信号と制御ステートマシン６４から出力さ
れる修飾信号ＭＤに応答するＡＮＤゲート６６を設けた
こと、ダウンカウンタ６２からの１５ビットの信号と
ＡＮＤゲート６６の出力信号を受けてアンダーフロー信
号ＵＦを出力するゼロ検出回路６７を設けたこと、であ
る。この場合、修飾信号ＭＤは、ゼロ検出回路６７に供
給されるデータのビット０を強制的に「０」に制御する
ための信号である。
【００３３】上述した各実施例の場合と同様にして、図
１９には第６実施例に係る制御ステートマシン６４の状
態遷移図の一例が示され、図２０にはその動作タイミン
グ波形の一例が示される。この第６実施例では、奇数モ
ード時に、出力クロック信号が“１”レベルの期間にお
いてゼロ検出回路６７へのデータのビット０を強制的に
「０」に設定するように制御がなされている。また、リ
ロードレジスタ６１の設定値が奇数の時に基準クロック
の奇数クロックサイクル分の周期が設定可能となるよう
に制御がなされている。つまり、カウント終了時の値を
操作することで、出力クロック信号の周期の変動制御を
行うようにしている。
１９には第６実施例に係る制御ステートマシン６４の状
態遷移図の一例が示され、図２０にはその動作タイミン
グ波形の一例が示される。この第６実施例では、奇数モ
ード時に、出力クロック信号が“１”レベルの期間にお
いてゼロ検出回路６７へのデータのビット０を強制的に
「０」に設定するように制御がなされている。また、リ
ロードレジスタ６１の設定値が奇数の時に基準クロック
の奇数クロックサイクル分の周期が設定可能となるよう
に制御がなされている。つまり、カウント終了時の値を
操作することで、出力クロック信号の周期の変動制御を
行うようにしている。
【００３４】
【発明の効果】以上説明したように本発明によれば、基
準クロックの偶数クロックサイクル分の周期の設定が可
能になると共に、奇数クロックサイクル分の周期の設定
も可能となるので、出力クロック信号の周波数を基準ク
ロックの周波数の整数分の１に設定することができる。
準クロックの偶数クロックサイクル分の周期の設定が可
能になると共に、奇数クロックサイクル分の周期の設定
も可能となるので、出力クロック信号の周波数を基準ク
ロックの周波数の整数分の１に設定することができる。
【００３５】これによって、同一の入力クロックに対し
て実際の出力周波数の所望の出力周波数からのずれを最
小限に抑制することが可能となり、出力クロックの高精
度化を図ることができる。
て実際の出力周波数の所望の出力周波数からのずれを最
小限に抑制することが可能となり、出力クロックの高精
度化を図ることができる。
【図１】本発明に係るクロック信号生成装置の原理構成
図である。
図である。
【図２】図１の装置の作用を説明するための動作タイミ
ング図である。
ング図である。
【図３】本発明に係るクロック信号生成装置の第１実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図４】図３における制御ステートマシンの状態遷移図
である。
である。
【図５】図３の装置の作用を説明するための動作タイミ
ング図である。
ング図である。
【図６】本発明に係るクロック信号生成装置の第２実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図７】図６における制御ステートマシンの状態遷移図
である。
である。
【図８】図６の装置の作用を説明するための動作タイミ
ング図である。
ング図である。
【図９】本発明に係るクロック信号生成装置の第３実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図１０】図９における制御ステートマシンの状態遷移
図である。
図である。
【図１１】図９の装置の作用を説明するための動作タイ
ミング図である。
ミング図である。
【図１２】本発明に係るクロック信号生成装置の第４実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図１３】図１２における制御ステートマシンの状態遷
移図である。
移図である。
【図１４】図１２の装置の作用を説明するための動作タ
イミング図である。
イミング図である。
【図１５】本発明に係るクロック信号生成装置の第５実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図１６】図１５における制御ステートマシンの状態遷
移図である。
移図である。
【図１７】図１５の装置の作用を説明するための動作タ
イミング図である。
イミング図である。
【図１８】本発明に係るクロック信号生成装置の第６実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図１９】図１８における制御ステートマシンの状態遷
移図である。
移図である。
【図２０】図１８の装置の作用を説明するための動作タ
イミング図である。
イミング図である。
１…タイマ部
２…出力部
３…制御部
４…モード設定部
１１，４１，６１…リロードレジスタ
１２，４２，６２…ダウンカウンタ
１３，２３，３３，４３，５３，６３…フリップフロッ
プ １４，２４，３４，４４，５４，６４…制御ステートマ
シン １５，２５，３５，４５，５５，６５…モードレジスタ ２１，３１，５１…アップカウンタ ２２，３２，５２…比較レジスタ ＣＫREF …基準クロック ＣＫOUT …出力クロック信号 ＣＫCNT …カウントクロック ＬＳ…ロード信号 ＭＤ…修飾信号 ＭＳ…モード信号 ＰＣ…期間制御信号 ＰＳ…期間信号 ＲＳ…リセット信号 ＳＴ…セット信号
プ １４，２４，３４，４４，５４，６４…制御ステートマ
シン １５，２５，３５，４５，５５，６５…モードレジスタ ２１，３１，５１…アップカウンタ ２２，３２，５２…比較レジスタ ＣＫREF …基準クロック ＣＫOUT …出力クロック信号 ＣＫCNT …カウントクロック ＬＳ…ロード信号 ＭＤ…修飾信号 ＭＳ…モード信号 ＰＣ…期間制御信号 ＰＳ…期間信号 ＲＳ…リセット信号 ＳＴ…セット信号
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/05
H03K 23/64
Claims (5)
- 【請求項１】 基準クロック（ＣＫREF ）と期間制御信
号（ＰＣ）に基づいて設定された期間に応じた期間信号
（ＰＳ）を発生するタイマ部（１）と、 該タイマ部から発生された期間信号に応答してその出力
レベルを反転させ、クロック信号（ＣＫOUT ）として出
力する出力部（２）と、 該出力部から出力されたクロック信号に基づいて前記期
間制御信号を生成し、前記タイマ部に対して前記期間信
号の発生タイミングを制御する制御部（３）とを具備
し、 前記生成された期間制御信号を用いて、前記出力部から
出力されるクロック信号の周期を前記基準クロックの奇
数クロックサイクル分の周期となるように制御すること
を特徴とするクロック信号生成装置。 - 【請求項２】 前記制御部に動作可能に接続され、前記
出力部から出力されるクロック信号の周期に関して奇数
モードと偶数モードのいずれか一方の動作モードを設定
する手段（４）を更に具備することを特徴とする請求項
１に記載のクロック信号生成装置。 - 【請求項３】 前記制御部は、奇数モードが設定された
時に、前記期間制御信号を用いて前記タイマ部を制御す
ることで、前記出力部に対し出力クロック信号の１サイ
クルにおける“０”レベルの期間と“１”レベルの期間
が互いに前記基準クロックの奇数クロックサイクル分だ
け異なるように制御することを特徴とする請求項２に記
載のクロック信号生成装置。 - 【請求項４】 前記出力部は、デューティ比が５０％に
近いクロック信号を出力することを特徴とする請求項３
に記載のクロック信号生成装置。 - 【請求項５】 前記制御部は、偶数モードが設定された
時に、前記期間制御信号を用いて前記タイマ部を制御す
ることで、前記出力部に対し出力クロック信号の１サイ
クルにおける“０”レベルの期間と“１”レベルの期間
が同じとなるように制御することを特徴とする請求項２
に記載のクロック信号生成装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29728294A JP3514532B2 (ja) | 1994-11-30 | 1994-11-30 | クロック信号生成装置 |
| US08/512,222 US5565797A (en) | 1994-11-30 | 1995-08-07 | Clock signal generating device |
| TW084108241A TW394864B (en) | 1994-11-30 | 1995-08-08 | Clock signal generating device |
| KR1019950027440A KR0179998B1 (ko) | 1994-11-30 | 1995-08-30 | 클록 신호 생성 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29728294A JP3514532B2 (ja) | 1994-11-30 | 1994-11-30 | クロック信号生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162917A JPH08162917A (ja) | 1996-06-21 |
| JP3514532B2 true JP3514532B2 (ja) | 2004-03-31 |
Family
ID=17844507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29728294A Expired - Lifetime JP3514532B2 (ja) | 1994-11-30 | 1994-11-30 | クロック信号生成装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5565797A (ja) |
| JP (1) | JP3514532B2 (ja) |
| KR (1) | KR0179998B1 (ja) |
| TW (1) | TW394864B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09113654A (ja) * | 1995-10-16 | 1997-05-02 | Nec Ic Microcomput Syst Ltd | 間欠受信制御器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821296A (en) * | 1987-08-26 | 1989-04-11 | Bell Communications Research, Inc. | Digital phase aligner with outrigger sampling |
| JP2766941B2 (ja) * | 1990-09-28 | 1998-06-18 | 株式会社日立製作所 | クロック生成装置とデータ送受信装置及びその方法 |
| US5347559A (en) * | 1992-12-30 | 1994-09-13 | Digital Equipment Corporation | Apparatus and method of data transfer between systems using different clocks |
| US5452323A (en) * | 1993-12-06 | 1995-09-19 | Hughes Aircraft Company | Simple asynchronous data synchronizer to a faster clock |
-
1994
- 1994-11-30 JP JP29728294A patent/JP3514532B2/ja not_active Expired - Lifetime
-
1995
- 1995-08-07 US US08/512,222 patent/US5565797A/en not_active Expired - Lifetime
- 1995-08-08 TW TW084108241A patent/TW394864B/zh active
- 1995-08-30 KR KR1019950027440A patent/KR0179998B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162917A (ja) | 1996-06-21 |
| TW394864B (en) | 2000-06-21 |
| KR960019979A (ko) | 1996-06-17 |
| KR0179998B1 (ko) | 1999-04-01 |
| US5565797A (en) | 1996-10-15 |
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