KR0179998B1 - 클록 신호 생성 장치 - Google Patents

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KR0179998B1
KR0179998B1 KR1019950027440A KR19950027440A KR0179998B1 KR 0179998 B1 KR0179998 B1 KR 0179998B1 KR 1019950027440 A KR1019950027440 A KR 1019950027440A KR 19950027440 A KR19950027440 A KR 19950027440A KR 0179998 B1 KR0179998 B1 KR 0179998B1
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마사오 나카지마
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

본 발명은 클록 신호 생성 장치에 관하여 동일의 입력 클록에 대하여 실제의 출력 주파수의 소망의 출력 주파수로부터의 어긋남을 최소한으로 억제하고, 나아가서는 출력 클록의 고정밀도화에 기여하는 것을 목적으로 한다.
기준 클록(CKREF)과 기간 제어 신호(PC)에 기초하여 설정된 기간에 따른 기간 신호(PS)를 발생시키는 타이머부(1)와, 해당 기간 신호에 응답하여 그 출력 레벨을 반전시키고, 클록 신호(CKOUT)로서 출력되는 출력부(2)와, 해당 클록 신호에 기초하여 상기 기간 제어 신호를 생성하고, 상기 타이머부에 대하여 상기 기간 신호의 발생 타이밍을 제어하는 제어부(3)를 구비하며, 상기 생성된 기간 제어 신호를 이용하여 출력부(2)로부터 출력되는 클록 신호(CKOUT)의 주기를 기준 클록(CKREF)의 홀수 클록 사이클분의 주기가 되도록 제어한다.

Description

클록 신호 생성 장치
제1도는 본 발명에 관한 클록 신호 생성 장치의 원리 구성도.
제2도는 제1도의 장치의 작용을 설명하기 위한 동작 타이밍도.
제3도는 본 발명에 관한 클록 신호 생성 장치의 제1 실시예의 구성을 도시하는 블록도.
제4도는 제3도에 있어서의 제어 상태 머신의 상태 천이도.
제5도는 제3도의 장치의 작용을 설명하기 위한 동작 타이밍도.
제6도는 본 발명에 관한 클록 신호 생성 장치의 제2 실시예의 구성을 도시하는 블록도.
제7도는 제6도에 있어서의 제어 상태 머신의 상태 천이도.
제8도는 제6도의 장치의 작용을 설명하기 위한 동작 타이밍도.
제9도는 본 발명에 관한 클록 신호 생성 장치의 제3 실시예의 구성을 도시하는 블록도.
제10도는 제9도에 있어서의 제어 상태 머신의 상태 천이도.
제11도는 제9도의 장치의 작용을 설명하기 위한 동작 타이밍도.
제12도는 본 발명에 관한 클록 신호 생성 장치의 제4 실시예의 구성을 도시하는 블록도.
제13도는 제12도에 있어서의 제어 상태 머신의 상태 천이도.
제14도는 제12도의 장치의 작용을 설명하기 위한 동작 타이밍도.
제15도는 본 발명에 관한 클록 신호 생성 장치의 제5 실시예의 구성을 도시하는 블록도.
제16도는 제15도에 있어서의 제어 상태 머신의 상태 천이도.
제17도는 제15도의 장치의 작용을 설명하기 위한 동작 타이밍도.
제18도는 본 발명에 관한 클록 신호 생성 장치의 제6 실시예의 구성을 도시하는 블록도.
제19도는 제18도에 있어서의 제어 상태 머신의 상태 천이도.
제20도는 제18도의 장치의 작용을 설명하기 위한 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 타이머부 2 : 출력부
3 : 제어부 4 : 모드 설정부
11,41,61 : 리로드 레지스터 12,42,62 : 다운 카운터
13,23,33,43,53,63 : 플립플롭 14,24,34,44,54,64 : 제어 상태 머신
15,25,35,45,55,65 : 모드 레지스터 21,31,51 : 업 카운터
22,32,52 : 비교 레지스터 CKREF: 기준 클록
CKOUT: 출력 클록 신호 CKCNT: 카운트 클록
LS : 로드 신호 MD : 수식 신호
MS : 모드 신호 PC : 기간 제어 신호
PS : 기간 신호 RS : 리세트 신호
ST : 세트 신호
본 발명은 클록 신호를 생성하는 기술에 관한 것으로, 특히, 통신 시스템 등에 있어서 기준 클록으로부터 예컨대, 50%에 가까운 듀티비(duty ratio)를 갖는 클록 신호를 생성하는 장치, 예를 들어 프로그램 가능·타이머 장치에 관한 것이다.
마이크로프로세서의 동작 속도의 향상에 따라 통신 속도의 향상이나 장치의 제어 정밀도의 향상도 도모되고 있다. 이것에 수반하여 통신용 클록 등의 신호도 고속화 및 고정밀도화가 요구되며, 그 때문에 신호 발생 회로에도 출력 주파수 설정에 있어서 유연한 대응이 요구되고 있다.
종래 공지되어 있는 프로그램 가능·타이머 장치에서는 기준 클록을 타이머부에 입력하고, 그 카운트 동작에 기초하여 출력부가 클록 출력 신호를 생성하는 방식을 취하고 있다. 이 경우, 예컨대 듀티비가 50%에 가까운 출력 파형을 발생시키기 위해서는 희망하는 출력 파형의 주기의 1/2의 주기에 타이머부의 기간 설정을 행하고, 이 타이머부에서 얻어지는 카운트 동작에 기초한 신호에 의해 출력 레벨을 반전시키는 방법이 채용된다.
따라서, 타이머부에 어떠한 값을 설정한 결과, 최종적으로 얻어지는 클록 출력 신호의 주기는 기준 클록의 짝수배(즉, 짝수 클록 사이클분의 주기)로 되었다.
전술한 바와 같이 종래의 클록 신호 생성 기술에서는 최종적으로 얻어지는 클록 출력 신호의 주기(또는 주파수)가 입력 클록, 즉 기준 클록의 짝수배(또는 짝수분의 1)로 한정되기 때문에, 실제로 얻어지는 클록 출력 신호의 주파수가 원래 희망하는 출력 주파수와 다를 가능성이 높다고 하는 불합리함이 있다.
특히, 주파수가 높은 영역에서는 실제로 얻어지는 클록 출력 신호의 주파수가 원하는 출력 주파수로부터 크게 벗어나며, 그 때문에 요즈음의 통신 시스템 등에 있어서의 클록 신호의 고정밀도화의 요구에 충분히 응할 수 없다고 하는 과제가 있었다.
본 발명은 이러한 종래 기술에 있어서의 과제를 감안하여 창작된 것으로서, 동일한 입력 클록에 대하여 실제의 출력 주파수가 원하는 출력 주파수로부터 어긋나는 것을 최소한으로 억제하고, 나아가서는 출력 클록의 고정밀도화에 기여할 수 있는 클록 신호 생성 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명에서는 기준 클록의 홀수 클록 사이클 분의 주기를 설정 가능하게 함으로써, 최종적으로 얻어지는 출력 클록 신호의 주파수를 기준 클록 주파수의 정수분의 1(즉, 짝수분의 1과 홀수분의 1의 쌍방)에 설정할 수 있도록 하고 있다.
따라서, 본 발명에 관한 클록 신호 생성 장치는 제1도의 원리 구성도에 도시된 바와 같이, 기준 클록(CKREF)과 기간 제어 신호(PC)에 기초하여 설정된 기간에 따른 기간 신호(PS)를 발생하는 타이머부(1)와, 이 타이머부로부터 발생된 기간 신호에 응답하여 그 출력 레벨을 반전시켜 클록 신호(CKOUT)로서 출력하는 출력부(2)와, 이 출력부에서 출력된 클록 신호에 기초하여 상기 기간 제어 신호를 생성하고, 상기 타이머부에 대하여 상기 기간 신호의 발생 타이밍을 제어하는 제어부(3)를 구비하며, 상기 생성된 기간 제어 신호를 이용하여 상기 출력부에서 출력되는 클록 신호의 주기를 상기 기준 클록의 홀수 클록 사이클분의 주기가 되도록 제어하는 것을 특징으로 한다.
또한, 출력부(2)로부터 출력되는 클록 신호(CKOUT)의 주기에 관하여 홀수 모드와 짝수 모드의 어느 한쪽의 동작 모드를 설정하는 수단[모드 설정부(4)]을 제어부(3)에 동작 가능하게 접속해도 좋다.
또한, 본 발명의 적합한 실시 양태에서는 제어부(3)는 홀수 모드가 설정되었을 때에, 기간 제어 신호(PC)를 이용하여 타이머부(1)를 제어함으로써, 출력부(2)에 대하여 출력 클록 신호(CKOUT)의 1 사이클에 있어서의 0 레벨의 기간과 1레벨의 기간이 서로 기준 클록(CKREF)의 홀수 클록 사이클분만큼 다르도록 제어한다.
이 경우, 출력부(2)는 출력 클록 신호(CKOUT)로서 듀티비가 50%에 가까운 출력 파형을 생성한다.
또한, 본 발명의 적합한 실시 양태에서는 제어부(3)는 짝수 모드가 설정되었을 때에, 기간 제어 신호(PC)를 이용하여 타이머부(1)를 제어함으로써, 출력부(2)에 대하여 출력 클록 신호(CKOUT)의 1 사이클에 있어서의 0 레벨의 기간과 1레벨의 기간이 서로 동일하게 되도록 제어한다. 따라서, 이 경우, 출력 클록 신호(CKOUT)의 주기는 기준 클록(CKREF)의 짝수 클록 사이클분의 주기가 된다.
제2도에는 본 발명의 클록 신호 생성 장치의 동작 타이밍 파형의 일예가 도시된다.
도면 중, (a)는 동작 모드로서 통상 모드, 즉 짝수 모드가 설정된 경우의 동작 타이밍 파형, (b) 및 (c)는 각각 동작 모드로서 홀수 모드가 설정된 경우의 동작 타이밍 파형을 도시한다.
먼저, (a)에 도시하는 통상 모드에서는 제어부(3)에서 생성되는 기간 제어신호(PC)에 의해 출력 클록 신호(CKOUT)의 1 사이클에 있어서의 0 레벨의 기간과 1 레벨의 기간은 서로 같은 기간 (N)이 되도록 제어된다. 즉, 출력 클록 신호(CKOUT)의 주기는 기준 클록(CKREF)의 짝수 클록 사이클분의 주기 (2N)이 된다.
또한, (b) 및 (C)에 도시하는 홀수 모드에서는 동일하게 하여 기간 제어 신호(PC)에 의해 출력 클록 신호(CKOUT)의 1 사이클에 있어서의 0 레벨의 기간과 1 레벨의 기간이 서로 기준 클록(CKREF)의 홀수 클록(도시하는 예에서는 1 클록) 사이클분만큼 다르도록 제어된다. (b)의 예에서는 1 레벨의 기간이 1 클록 사이클분 신장되어 있고(제어 방식 1), (c)의 예에서는 반대로 1 레벨의 기간이 1 클록 사이클분 단축되어 있다(제어 방식 2). 즉, 출력 클록 신호(CKOUT)의 주기는 기준 클록(CKREF)의 홀수 클록 사이클분의 주기 (2N+1) 또는 (2N-1)이 된다.
이와 같이 본 발명의 클록 신호 생성 장치에 의하면, 기준 클록(CKREF)의 짝수 클록 사이클분의 주기의 설정이 가능한 동시에(제2(a)도 참조), 홀수 클록 사이클분의 주기의 설정도 가능해지므로(제2(b)도, 제2(c)도 참조), 출력 클록 신호(CKOUT)의 주파수를 기준 클록(CKREF)의 주파수의 정수분의 1로 설정할 수 있다.
따라서, 동일한 입력 클록 즉 기준 클록에 대하여 실제의 출력 주파수가 원하는 출력 주파수로부터 어긋나는 것을 최소한으로 억제할 수 있으며, 이것에 의해서 출력 클록의 고정밀도화를 도모할 수 있다.
[실시예]
제3도에는 본 발명에 관한 클록 신호 생성 장치의 제1 실시예의 구성이 블록도의 형태로 도시된다.
도시하는 예는 프로그램 가능·타이머 장치(10)의 구성을 도시하는 것으로, 본 장치가 적용되는 통신 시스템에 포함되는 시스템 버스(100)에 동작 가능하게 접속되어 있다. 본 장치(10)에 있어서, 11은 시스템 버스(100)로부터 병렬 전송에 의해 16 비트의 데이타(즉, 최종적으로 얻어지는 출력 클록 신호(CKOUT)의 1 사이클에 있어서의 0 레벨의 기간 또는 1 레벨의 기간의 클록 사이클수를 결정하기 위한 데이타)를 격납하는 리로드(reload) 레지스터, 12는 리로드 레지스터(11)로부터 16 비트의 데이타를 받아들여 다운 카운트 동작을 행하는 다운 카운터, 13은 다운 카운터(12)로부터의 언더 플로우 신호(UF)에 응답하여 그 출력 레벨을 반전시킴으로써 클록 신호(CKOUT)를 출력하는 플립플롭. 14는 출력 클록 신호(CKOUT)와 기준 클록(CKREF) 및 모드 신호(MS)에 기초하여 다운 카운터(12)의 동작을 제어하기 위한 로드 신호(LS) 및 카운트 클록(CKCNT)을 생성하는 제어 상태 머신, 15는 시스템 버스(100)를 통하여 적절히 설정되는 동작 모드 정보에 기초하여 통상 모드(짝수 모드) 또는 홀수 모드를 설정하기 위한 모드 신호(MS)를 출력하는 모드 레지스터를 도시한다.
제1도에 도시한 장치 구성과의 대비에 있어서, 리로드 레지스터(11) 및 다운 카운터(12)는 타이머부(1)에 대응하고, 플립플롭(13)은 출력부(2)에 대응하며, 제어 상태 머신(14)은 제어부(3)에 대응하고, 모드 레지스터(15)는 모드 설정부(4)에 대응한다.
제4도에는 제어 상태 머신(14)의 상태 천이도의 일예가 도시된다.
동 도면에 도시된 바와 같이, 홀수 모드에서 출력이 1인 경우에는 (상태 천이 ② 참조), 리로드 레지스터(11)로부터 다운 카운터(12)에 데이타를 로드한 직후에 「대기(wait)」상태가 되며, 그 후, 원래의 다운 카운트 동작을 행하도록 하고있다. 이것에 의해서, 출력 클록 신호(CKOUT)의 1 사이클에 있어서의 1 레벨의 기간을 소정 클록 사이클(1 사이클)분 신장할 수 있다(제2도에서 설명한 제어 방식 1).
제5도에는 본 실시예에 관한 장치의 동작 타이밍 파형의 일예가 도시된다.
도면중, (a) 및 (b)는 각각 리로드 레지스터(11)에 「5」의 값이 설정되어 있는 경우의 통상 모드(짝수 모드)시와 홀수 모드시의 동작 타이밍 파형을 도시한다. 또, 동일 도면에 있어서 해칭으로 나타내는 부분은 카운터(12)에 값이 설정되어 있지 않은 상태를 표시하고 있다.
제5(a)도에 도시하는 통상 모드에서는 출력 클록 신호(CKOUT)의 주기가 기준 클록(CKREF)의 짝수 클록(도시하는 예에서는 「12」클록) 사이클분의 주기로 되어 있다.
이것에 대하여, 제5(b)도에 도시하는 홀수 모드에서는 출력 클록 신호(CKOUT)의 1 레벨의 기간에 있어서 로드 직후의 사이클에 카운트 클록(CKCNT)이 출력되지 않고, 1 클록분의 대기 사이클이 되며, 결과적으로 출력 클록 신호(CKOUT)의 주기가 기준 클록(CKREF)의 홀수 클록(도시하는 예에서는 「13」클록)사이클분의 주기로 되어 있다.
이와 같이 본 실시예에서는 홀수 모드시가 설정되었을 때, 출력 클록 신호(CKOUT)의 1 레벨의 기간을 1 클록 사이클분 신장하는 제어 방식을 채용하고 있다.
전술한 제1 실시예(제3도∼제5도 참조)에서는, 리로드 레지스터(11)와 다운 카운터(12)를 이용하여 타이머부를 구성하였지만, 타이머부의 구성은 이것에 한정되지 않고, 다른 형태의 레지스터와 카운터를 이용하여 구성할 수도 있다.
또한, 제어부(3)(제1도 참조)에 관해서는 설명의 편의를 위해 제어 상태 머신(14)을 이용하여 구성하였지만, 같은 기능 또는 동작을 실현하는 회로이면 제어 상태 머신일 필요는 없다.
또한, 제1 실시예에서는 출력 클록 신호의 1 레벨의 기간을 신장하도록 하였지만, 이것은 0 레벨의 기간을 신장하도록 해도 좋다.
또한, 기간의 변동 방향에 관해서도, 제1 실시예에서는 기간의 신장 방향으로 제어되고 있지만, 단축 방향으로 제어해도 좋고, 혹은 양쪽을 조합시켜도 좋다.
또한, 기간의 변동량에 관해서도 제1 실시예에서는 1 클록 사이클분이었지만, 홀수 클록 사이클분이라면, 3 클록 사이클분이나 5 클록 사이클분이라도 좋음은 물론이다.
또한, 제1 실시예에서는 출력 클록 신호의 주기의 변동 제어는 카운터로의 대기 사이클의 삽입에 의해 실현되어 있지만, 이러한 제어 방식에 한정되지 않고, 예를 들어 카운트 개시의 초기치 또는 종료치를 조작하거나, 혹은 카운트 동작을 조작함으로써 출력 클록 신호의 주기의 변동 제어를 행하도록 해도 좋다.
이하, 전술한 각 변형예의 구체예에 관해서, 제6도∼제20도를 참조하면서 설명한다.
제6도는 본 발명의 제2 실시예에 관한 프로그램 가능·타이머 장치(20)의 구성을 도시하는 것이고, 제3도에 도시한 제1 실시예의 장치와 구성상 다른 점은 ① 다운 카운터(12)를 대신하여 업 카운터(21)를 설치한 것, ② 리로드 레지스터(11)를 대신하여 비교 레지스터(22)를 설치한 것이다.
따라서, 본 실시예에서는 업 카운터(21)로부터의 오버플로우 신호(OF)를 이용하여 플립플롭(23)을 제어하고, 또한 업 카운터(21)의 동작을 제어하기 위해서 리세트 신호(RS)와 카운트 클록(CKCNT)이 이용된다. 또한, 제어 상태 머신(24)은 출력 클록 신호(CKOUT)와 기준 클록(CKREF) 및 모드 신호(MS) 외에 비교 레지스터(22)로부터의 비교 결과를 지시하는 신호(CR)에도 응답하여 소정의 카운터 제어 동작을 행한다.
또, 이 제2 실시예에 관한 장치의 동작에 관해서는 전술한 제1 실시예의 동작으로부터 용이하게 유추할 수 있으므로, 그 설명은 생략한다.
제1 실시예의 경우와 동일하게 하여, 제7도에는 제2 실시예에 관한 제어 상태 머신(24)의 상태 천이도의 일예가 도시되고, 제8도에는 그 동작 타이밍 파형의 일예가 도시된다.
상기 제2 실시예에서는 홀수 모드시에 출력 클록 신호의 0 레벨의 기간을 3 클록 사이클분 신장하도록 제어가 이루어지고 있다.
제9도는 본 발명의 제3 실시예에 관한 프로그램 가능·타이머 장치(30)의 구성을 도시하는 것으로, 제6도에 도시한 제2 실시예의 장치와 구성상 다른 점은 제어 상태 머신(34)으로부터 업 카운터(31)에 대하여 그 카운트 초기치를 「1」로 설정하기 위한 세트 신호(ST)를 공급하도록 한 점이다.
전술한 각 실시예의 경우와 동일하게 하여, 제10도에는 제3 실시예에 관한 제어 상태 머신(34)의 상태 천이도의 일예가 도시되고, 제11도에는 그 동작 타이밍 파형의 일예가 도시된다.
상기 제3 실시예에서는 홀수 모드시에 출력 클록 신호의 1 레벨의 기간의 카운트 초기치를 「1」로 설정하도록 제어가 이루어지고 있다. 즉, 카운트 개시의 초기치를 조작함으로써, 출력 클록 신호의 주기의 변동 제어를 행하도록 하고 있다.
제12도는 본 발명의 제4 실시예에 관한 프로그램 가능·타이머 장치(40)의 구성을 도시하는 것으로, 제3도에 도시한 제1 실시예의 장치와 구성상 다른 점은 리로드 레지스터(41)로부터의 0 비트의 신호와 제어 상태 머신(44)으로 부터 출력되는 수식 신호(MD)에 응답하는 OR 게이트(46)를 다운 카운터(42)의 전단에 설치한 것이다. 이 수식 신호(MD)는 다운 카운터(42)에 로드하는 데이타의 비트 0 을 강제적으로 「1」로 제어하기 위한 신호이다.
전술한 각 실시예의 경우와 동일하게 하여, 제13도에는 제4 실시예에 관한 제어 상태 머신(44)의 상태 천이도의 일예가 도시되고, 제14도에는 그 동작 타이밍 파형의 일예가 도시된다.
상기 제4 실시예에서는 홀수 모드시에 출력 클록 신호가 0 레벨의 기간에 있어서 로드하는 값의 비트 0을 강제적으로 「1」로 설정하도록 제어가 이루어지고 있다. 또한, 리로드 레지스터(41)의 설정치가 짝수시에 기준 클록의 홀수 클록 사이클분의 주기가 설정 가능하도록 제어가 이루어지고 있다. 즉, 카운트. 개시의 초기치를 조작함으로써 출력 클록 신호의 주기의 변동 제어를 행하도록 하고 있다.
제15도는 본 발명의 제5 실시예에 관한 프로그램 가능·타이머 장치(50)의 구성을 도시하는 것으로, 제9도에 도시한 제3 실시예의 장치와 구성상 다른 점은 세트 신호(ST)를 이용하는 대신에 업 카운터(51)로부터의 0 비트의 신호와 제어 상태 머신(54)으로부터 출력되는 수식 신호(MD)에 응답하는 배타적 OR 게이트(56)를 비교 레지스터(52)의 전단에 설치한 것이다. 이 수식 신호(MD)는 비교 레지스터(52)에 설정되는 데이타의 비트 0을 반전시키기 위한 신호이다.
전술한 각 실시예의 경우와 동일하게 하여, 제16도에는 제5 실시예에 관한 제어 상태 머신(54)의 상태 천이도의 일예가 도시되고, 제17도에는 그 동작 타이밍 파형의 일예가 도시된다.
상기 제5 실시예에서는 홀수 모드시에 출력 클록 신호가 0 레벨의 기간에 있어서 비교 레지스터(52)의 데이타의 비트 0을 반전시키도록 제어가 이루어지고 있다. 또한, 비교 레지스터(52)의 설정치가 짝수일 때 기준 클록의 홀수 클록 사이클분의 주기가 설정 가능하도록 제어가 이루어지고 있다. 즉, 카운트 종료시의 값을 조작함으로써, 출력 클록 신호의 주기의 변동 제어를 행하도록 하고 있다.
제18도는 본 발명의 제6 실시예에 관한 프로그램 가능·타이머 장치(60)의 구성을 도시하는 것으로, 제12도에 도시한 제4 실시예의 장치와 구성상 다른 점은 ① OR 게이트(46)를 설치하는 대신 다운 카운터(62)로부터의 0 비트의 신호와 제어 상태 머신(64)으로부터 출력되는 수식 신호(MD)에 응답하는 AND 게이트(66)를 설치한 것, ② 다운 카운터(62)로부터의 15 비트의 신호와 AND 게이트(66)의 출력 신호를 수신하여 언더플로우 신호(UF)를 출력하는 제로 검출 회로(67)를 설치한 것이다. 이 경우, 수식 신호(MD)는 제로 검출 회로(67)에 공급되는 데이타의 비트 0을 강제적으로 「0」으로 제어하기 위한 신호이다.
전술한 각 실시예의 경우와 동일하게 하여, 제19도에는 제6 실시예에 관한 제어 상태 머신(64)의 상태 천이도의 일예가 도시되고, 제20도에는 그 동작 타이밍 파형의 일예가 도시된다.
상기 제6 실시예에서는 홀수 모드시에 출력 클록 신호가 1 레벨의 기간에 있어서 제로 검출 회로(67)로의 데이타의 비트 0을 강제적으로 「0」으로 설정하도록 제어가 이루어지고 있다. 또한, 리로드 레지스터(61)의 설정치가 홀수시에 기준 클록의 홀수 클록 사이클분의 주기가 설정 가능하도록 제어가 이루어지고 있다. 즉, 카운트 종료시의 값을 조작함으로써, 출력 클록 신호의 주기의 변동 제어를 행하도록 하고 있다.
이상 설명한 바와 같이 본 발명에 의하면, 기준 클록의 짝수 클록 사이클분의 주기의 설정이 가능하게 되는 동시에, 홀수 클록 사이클분의 주기의 설정도 가능해지므로, 출력 클록 신호의 주파수를 기준 클록의 주파수의 정수분의 1로 설정할 수 있다.
이것에 의해서, 동일 입력 클록에 대하여 실제의 출력 주파수가 원하는 출력 주파수로부터 어긋나는 것을 최소한으로 억제할 수 있으며, 출력 클록의 고정밀도화를 도모할 수 있다.

Claims (5)

  1. 기준 클록(CKREF)과 기간 제어 신호(PC)에 기초하여 설정된 기간에 따른 기간 신호(PS)를 발생하는 타이머부(1)와, 상기 타이머부에서 발생된 기간 신호에 응답하여 그 출력 레벨을 반전시켜 클록 신호(CKOUT)로서 출력하는 출력부(2)와, 상기 출력부에서 출력된 클록 신호에 기초하여 상기 기간 제어 신호를 생성하고, 상기 타이머부에 대하여 상기 기간 신호의 발생 타이밍을 제어하는 제어부(3)를 구비하며, 상기 생성된 기간 제어 신호를 이용하여 상기 출력부에서 출력되는 클록 신호의 주기를 상기 기준 클록의 홀수 클록 사이클분의 주기가 되도록 제어하는 것을 특징으로 하는 클록 신호 생성 장치.
  2. 제1항에 있어서, 상기 제어부에 동작 가능하게 접속되고, 상기 출력부에서 출력되는 클록 신호의 주기에 관하여 홀수 모드와 짝수 모드의 어느 한 쪽의 동작 모드를 설정하는 수단(4)을 추가로 구비하는 것을 특징으로 하는 클록 신호 생성 장치.
  3. 제2항에 있어서, 상기 제어부는 홀수 모드가 설정되었을 때에 상기 기간 제어 신호를 이용하여 상기 타이머부를 제어함으로써, 상기 출력부에 대하여 출력 클록 신호의 1 사이클에 있어서의 0 레벨의 기간과 1 레벨의 기간이 서로 상기 기준 클록의 홀수 클록 사이클분만큼 다르도록 제어하는 것을 특징으로 하는 클록 신호 생성 장치.
  4. 제3항에 있어서, 상기 출력부는 듀티비가 50%에 가까운 클록 신호를 출력하는 것을 특징으로 하는 클록 신호 생성 장치.
  5. 제2항에 있어서, 상기 제어부는 짝수 모드가 설정되었을 때에, 상기 기간 제어 신호를 이용하여 상기 타이머부를 제어함으로써, 상기 출력부에 대하여 출력 클록 신호의 1 사이클에 있어서의 0 레벨의 기간과 1 레벨의 기간이 동일해지도록 제어하는 것을 특징으로 하는 클록 신호 생성 장치.
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