JPH0923159A - 測定装置 - Google Patents
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- JPH0923159A JPH0923159A JP17234695A JP17234695A JPH0923159A JP H0923159 A JPH0923159 A JP H0923159A JP 17234695 A JP17234695 A JP 17234695A JP 17234695 A JP17234695 A JP 17234695A JP H0923159 A JPH0923159 A JP H0923159A
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- counter
- clock
- time
- circuit
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Abstract
(57)【要約】
【目的】 高速の基準クロックを用いた時間測定装置
で、その消費電力を低減化する。 【構成】 測定値に比例するゲート信号ＧＡＴＥが有意
な間に、クロック回路ＣＬＫ１から発せられる基準クロ
ックＣＬＫ（ＣＬＫＧ）をカウンタＣ２にてカウントす
ることにより、ゲート時間を測定する時間測定装置にお
いて、時間測定をしないときは、制御信号ＣＬＫＥによ
りクロック回路ＣＬＫ１の動作を停止することにより、
消費電力を低減する。
で、その消費電力を低減化する。 【構成】 測定値に比例するゲート信号ＧＡＴＥが有意
な間に、クロック回路ＣＬＫ１から発せられる基準クロ
ックＣＬＫ（ＣＬＫＧ）をカウンタＣ２にてカウントす
ることにより、ゲート時間を測定する時間測定装置にお
いて、時間測定をしないときは、制御信号ＣＬＫＥによ
りクロック回路ＣＬＫ１の動作を停止することにより、
消費電力を低減する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばディジタ
ル処理装置を備えた発信器を含むプロセス機器等におい
て、アナログ計測量をディジタル値に変換するのに好適
な測定装置に関するものである。
ル処理装置を備えた発信器を含むプロセス機器等におい
て、アナログ計測量をディジタル値に変換するのに好適
な測定装置に関するものである。
【０００２】
【従来の技術】図６はこの種の従来例を示す回路図、図
７はその動作を説明するための各部波形図である。図６
において、Ｃ１，Ｃ２はカウンタ、ＦＦ１，ＦＦ２はフ
リップフロップ回路、Ｇ１，Ｇ２はゲート、ＣＬＫ１は
クロック発生回路（以下、単にクロック回路ともいう）
をそれぞれ示している。以下、図６の動作につき、図７
も参照して説明する。
７はその動作を説明するための各部波形図である。図６
において、Ｃ１，Ｃ２はカウンタ、ＦＦ１，ＦＦ２はフ
リップフロップ回路、Ｇ１，Ｇ２はゲート、ＣＬＫ１は
クロック発生回路（以下、単にクロック回路ともいう）
をそれぞれ示している。以下、図６の動作につき、図７
も参照して説明する。
【０００３】まず、図７（ロ）に示すクリア信号ＣＬＲ
（−）（符号の上または横にバーを付してローレベル
（Ｌ）で意味ありの信号を示す）をローレベルとして、
各素子をリセットする。この状態で、図７（ハ）に示す
ような測定入力パルスＰＩＮがカウンタＣ１に入力され
ると、カウンタＣ１はこの測定入力パルスＰＩＮをカウ
ントする。
（−）（符号の上または横にバーを付してローレベル
（Ｌ）で意味ありの信号を示す）をローレベルとして、
各素子をリセットする。この状態で、図７（ハ）に示す
ような測定入力パルスＰＩＮがカウンタＣ１に入力され
ると、カウンタＣ１はこの測定入力パルスＰＩＮをカウ
ントする。
【０００４】その後、カウンタＣ１がパルスＰＩＮを例
えば８個カウントすると、ＧＡ（−）が図７（ニ）のよ
うに「Ｌ」となるが、このときＧＢ（−）が図７（ホ）
のように「Ｌ」であるので、アンドゲートＧ１が開いて
その出力ＧＡＴＥが、図７（ヘ）のようにハイレベル
「Ｈ」となる。そして、カウンタＣ１が８ビット（２7
＝１２８）をカウントすると、ＧＢ（−）が図７（ホ）
のように「Ｈ」となり、ＧＡＴＥ信号は「Ｌ」となる。
えば８個カウントすると、ＧＡ（−）が図７（ニ）のよ
うに「Ｌ」となるが、このときＧＢ（−）が図７（ホ）
のように「Ｌ」であるので、アンドゲートＧ１が開いて
その出力ＧＡＴＥが、図７（ヘ）のようにハイレベル
「Ｈ」となる。そして、カウンタＣ１が８ビット（２7
＝１２８）をカウントすると、ＧＢ（−）が図７（ホ）
のように「Ｈ」となり、ＧＡＴＥ信号は「Ｌ」となる。
【０００５】上記アンドゲートＧ１が開いている間、つ
まりＧＡＴＥ信号が「Ｈ」の間に、図７（イ）に示す基
準クロック信号ＣＬＫを、図７（ト）のように信号ＣＬ
ＫＧとして通過させる。そこで、このＣＬＫＧをカウン
タＣ２によりカウントすることで、測定入力パルスＰＩ
Ｎの周期に応じた値を得るようにしている。
まりＧＡＴＥ信号が「Ｈ」の間に、図７（イ）に示す基
準クロック信号ＣＬＫを、図７（ト）のように信号ＣＬ
ＫＧとして通過させる。そこで、このＣＬＫＧをカウン
タＣ２によりカウントすることで、測定入力パルスＰＩ
Ｎの周期に応じた値を得るようにしている。
【０００６】ところで、クロック回路ＣＬＫ１はアナロ
グ量をディジタル量に変換する基準クロックを発生する
ための回路であり、分解能に直接寄与する性格を有する
ことから、通常は比較的高速なクロック（１Ｍ〜４ＭＨ
ｚ程度）が使用される。また、このクロック回路は、動
作を開始すると初期状態から連続して動作する。さら
に、ＧＡＴＥ信号の時間を決定する測定入力パルスＰＩ
Ｎのカウント値も固定であり、ＰＩＮの入力周波数が低
いときは、分解能は向上するものの測定時間や消費電力
が増大する。
グ量をディジタル量に変換する基準クロックを発生する
ための回路であり、分解能に直接寄与する性格を有する
ことから、通常は比較的高速なクロック（１Ｍ〜４ＭＨ
ｚ程度）が使用される。また、このクロック回路は、動
作を開始すると初期状態から連続して動作する。さら
に、ＧＡＴＥ信号の時間を決定する測定入力パルスＰＩ
Ｎのカウント値も固定であり、ＰＩＮの入力周波数が低
いときは、分解能は向上するものの測定時間や消費電力
が増大する。
【０００７】
【発明が解決しようとする課題】つまり、クロック回路
には比較的高速なクロックを使用し連続動作としている
ので、消費電力が大きくなるという問題がある。また、
ＧＡＴＥ信号の時間を決定する測定入力パルスＰＩＮの
カウント値が固定なので、ＰＩＮの入力周波数が低い場
合は分解能は向上するものの、測定時間および消費電力
が増大するという問題もある。したがって、この発明の
課題は、低消費電力化を図りつつ適正な分解能を確保す
ることにある。
には比較的高速なクロックを使用し連続動作としている
ので、消費電力が大きくなるという問題がある。また、
ＧＡＴＥ信号の時間を決定する測定入力パルスＰＩＮの
カウント値が固定なので、ＰＩＮの入力周波数が低い場
合は分解能は向上するものの、測定時間および消費電力
が増大するという問題もある。したがって、この発明の
課題は、低消費電力化を図りつつ適正な分解能を確保す
ることにある。
【０００８】
【課題を解決するための手段】このような課題を解決す
るため、請求項１の発明では、基準となるクロック信号
を発生するクロック発生回路と、被測定信号を入力しこ
れを所定数カウントする毎にカウント出力をパルス幅信
号として出力する第１のカウンタと、その第１カウンタ
出力と前記クロック信号とを入力し、被測定対象のパル
ス幅信号に応じてクロック信号を通過させるゲート回路
と、このゲート回路を介して入力されるクロック信号を
カウントする第２のカウンタとを備え、その第２カウン
タ出力により測定対象の信号幅を測定する測定装置にお
いて、前記クロック発生回路の動作を制御するクロック
制御手段を設け、前記信号幅を測定しないときはクロッ
ク発生回路の動作を停止させることを特徴としている。
この請求項１の発明では、前記クロック発生回路の再起
動時に一定の発振安定時間を計測する時間計測手段を付
加し、この発振安定時間の経過した後に被測定対象のパ
ルス幅信号を前記ゲート回路に入力することができる
（請求項２の発明）。
るため、請求項１の発明では、基準となるクロック信号
を発生するクロック発生回路と、被測定信号を入力しこ
れを所定数カウントする毎にカウント出力をパルス幅信
号として出力する第１のカウンタと、その第１カウンタ
出力と前記クロック信号とを入力し、被測定対象のパル
ス幅信号に応じてクロック信号を通過させるゲート回路
と、このゲート回路を介して入力されるクロック信号を
カウントする第２のカウンタとを備え、その第２カウン
タ出力により測定対象の信号幅を測定する測定装置にお
いて、前記クロック発生回路の動作を制御するクロック
制御手段を設け、前記信号幅を測定しないときはクロッ
ク発生回路の動作を停止させることを特徴としている。
この請求項１の発明では、前記クロック発生回路の再起
動時に一定の発振安定時間を計測する時間計測手段を付
加し、この発振安定時間の経過した後に被測定対象のパ
ルス幅信号を前記ゲート回路に入力することができる
（請求項２の発明）。
【０００９】また、請求項３の発明では、基準となるク
ロック信号を発生するクロック発生回路と、被測定信号
を入力しこれを所定数カウントする毎にカウント出力を
パルス幅信号として出力する第１のカウンタと、その第
１カウンタ出力と前記クロック信号とを入力し、被測定
対象のパルス幅信号に応じてクロック信号を通過させる
ゲート回路と、このゲート回路を介して入力されるクロ
ック信号をカウントする第２のカウンタとを備え、その
第２カウンタ出力により測定対象の信号幅を測定する測
定装置において、前記第１のカウンタのカウント値を可
変とするカウント値変更手段を付加し、必要とする分解
能に応じてカウント値を変えることを特徴としている。
ロック信号を発生するクロック発生回路と、被測定信号
を入力しこれを所定数カウントする毎にカウント出力を
パルス幅信号として出力する第１のカウンタと、その第
１カウンタ出力と前記クロック信号とを入力し、被測定
対象のパルス幅信号に応じてクロック信号を通過させる
ゲート回路と、このゲート回路を介して入力されるクロ
ック信号をカウントする第２のカウンタとを備え、その
第２カウンタ出力により測定対象の信号幅を測定する測
定装置において、前記第１のカウンタのカウント値を可
変とするカウント値変更手段を付加し、必要とする分解
能に応じてカウント値を変えることを特徴としている。
【００１０】
【作用】測定動作を行なうときのみクロック回路を動作
させる、つまり、測定動作をしないときにはクロック回
路の動作を停止することにより、本回路およびその周辺
回路における消費電流を低下させる。クロック回路の再
起動時には本回路の発信安定時間を計測し、発信安定後
に基準クロックを通過させるゲート回路をアクティブ状
態とし、測定動作を可能とする。また、前記第１のカウ
ンタのカウント値を必要とする分解能に応じて変えるこ
とにより、測定時間を短縮し消費電力を低減する。
させる、つまり、測定動作をしないときにはクロック回
路の動作を停止することにより、本回路およびその周辺
回路における消費電流を低下させる。クロック回路の再
起動時には本回路の発信安定時間を計測し、発信安定後
に基準クロックを通過させるゲート回路をアクティブ状
態とし、測定動作を可能とする。また、前記第１のカウ
ンタのカウント値を必要とする分解能に応じて変えるこ
とにより、測定時間を短縮し消費電力を低減する。
【００１１】
【発明の実施の形態】図１はこの発明の実施の形態を示
す回路図である。図１からも明らかなように、この実施
例は図６に示す従来例に、マルチプレクサＭＬＰ１〜Ｍ
ＬＰ３、カウンタＣ３およびクロック回路ＣＬＫ２等を
付加した点が特徴である。図２は図１の動作を説明する
ための各部波形図で、図７と対応するものであるが、図
２では測定開始前はＣＬＫは停止状態となっており、制
御信号ＣＬＫＥに同期して発振を開始し、ＣＬＲＣ１に
よるクリア動作が解除したときから測定動作が可能とな
っている点で異なっている。図３はマルチプレクサＭＬ
Ｐ３の動作説明図、図４は測定動作期間とクロック停止
期間との関係を説明する波形図、図５はマルチプレクサ
ＭＬＰ１，２の動作説明図である。以下、図１の動作に
ついて、図２〜図５も参照して説明する。
す回路図である。図１からも明らかなように、この実施
例は図６に示す従来例に、マルチプレクサＭＬＰ１〜Ｍ
ＬＰ３、カウンタＣ３およびクロック回路ＣＬＫ２等を
付加した点が特徴である。図２は図１の動作を説明する
ための各部波形図で、図７と対応するものであるが、図
２では測定開始前はＣＬＫは停止状態となっており、制
御信号ＣＬＫＥに同期して発振を開始し、ＣＬＲＣ１に
よるクリア動作が解除したときから測定動作が可能とな
っている点で異なっている。図３はマルチプレクサＭＬ
Ｐ３の動作説明図、図４は測定動作期間とクロック停止
期間との関係を説明する波形図、図５はマルチプレクサ
ＭＬＰ１，２の動作説明図である。以下、図１の動作に
ついて、図２〜図５も参照して説明する。
【００１２】図１のクロック回路ＣＬＫ１を比較的高速
なクロック信号（例えば４ＭＨｚ）を発生するものと
し、時間測定を行なうための基準クロックをゲートＧ２
に与える。一方、クロック回路ＣＬＫ２は比較的低速な
クロック信号（例えば３２ＫＨｚ）を発生するものと
し、高速クロックとは同期せずに常時動作している時計
用などに用いられ、カウンタＣ３に入力される。通常、
低速クロックの駆動回路ではその動作周波数が低いた
め、消費電力は小さい。
なクロック信号（例えば４ＭＨｚ）を発生するものと
し、時間測定を行なうための基準クロックをゲートＧ２
に与える。一方、クロック回路ＣＬＫ２は比較的低速な
クロック信号（例えば３２ＫＨｚ）を発生するものと
し、高速クロックとは同期せずに常時動作している時計
用などに用いられ、カウンタＣ３に入力される。通常、
低速クロックの駆動回路ではその動作周波数が低いた
め、消費電力は小さい。
【００１３】カウンタＣ３は低速クロックをカウント
し、予め設定されているカウント数に応じて出力を発生
するタイマであり、その内部回路は図示を省略されてい
るが、例えば１０ｍｓ，３０ｍｓ，５０ｍｓ，７０ｍｓ
などの概略時間を計測する（ここでは精度は要求されな
い）。このカウンタＣ３は制御信号ＣＬＫＥによりクロ
ック回路ＣＬＫ１と同時に制御され、ＣＬＫＥが「Ｌ」
の状態ではＣＬＫ１およびＣ３の動作は停止している
が、これが「Ｈ」の状態になると、クロック回路ＣＬＫ
１は動作を開始すると同時に、カウンタＣ３がカウント
動作を開始することになる。
し、予め設定されているカウント数に応じて出力を発生
するタイマであり、その内部回路は図示を省略されてい
るが、例えば１０ｍｓ，３０ｍｓ，５０ｍｓ，７０ｍｓ
などの概略時間を計測する（ここでは精度は要求されな
い）。このカウンタＣ３は制御信号ＣＬＫＥによりクロ
ック回路ＣＬＫ１と同時に制御され、ＣＬＫＥが「Ｌ」
の状態ではＣＬＫ１およびＣ３の動作は停止している
が、これが「Ｈ」の状態になると、クロック回路ＣＬＫ
１は動作を開始すると同時に、カウンタＣ３がカウント
動作を開始することになる。
【００１４】カウンタＣ３の、予め設定された所定のカ
ウント値で発生する出力はマルチプレクサＭＬＰ３に入
力される。このマルチプレクサＭＬＰ３では、例えば図
３（イ）に示すように、これに与えられる制御信号Ｓ
１，Ｓ２の各組み合わせにより１０ｍｓ，３０ｍｓ，５
０ｍｓ，７０ｍｓなどの各時間（再起動の発振安定時
間）を選択できるようになっている。制御信号Ｓ１，Ｓ
２は外部の固定設定でも良く、マイクロコンピュータ
（マイコン）などの制御出力端に接続し、可変とするこ
ともできる。なお、図３（ロ）は発振安定時間が１０ｍ
ｓの場合、図３（ハ）は発振安定時間が３０ｍｓの場合
を示す波形図である。
ウント値で発生する出力はマルチプレクサＭＬＰ３に入
力される。このマルチプレクサＭＬＰ３では、例えば図
３（イ）に示すように、これに与えられる制御信号Ｓ
１，Ｓ２の各組み合わせにより１０ｍｓ，３０ｍｓ，５
０ｍｓ，７０ｍｓなどの各時間（再起動の発振安定時
間）を選択できるようになっている。制御信号Ｓ１，Ｓ
２は外部の固定設定でも良く、マイクロコンピュータ
（マイコン）などの制御出力端に接続し、可変とするこ
ともできる。なお、図３（ロ）は発振安定時間が１０ｍ
ｓの場合、図３（ハ）は発振安定時間が３０ｍｓの場合
を示す波形図である。
【００１５】図２の（１）に示す信号ＣＬＫＥが「Ｌ」
から「Ｈ」の状態になると、ＣＬＫ１は動作を開始し、
同時にカウンタＣ３がカウント動作を開始する。ここ
で、信号ＣＬＲ（−）が「Ｌ」から「Ｈ」に変化して
も、マルチプレクサＭＬＰ３のＹ出力は「Ｌ」なので、
ＣＬＲＣ１（−）は「Ｌ」のままであり、カウンタＣ１
は動作しない。その後、カウンタＣ３，マルチプレクサ
ＭＬＰ３によって設定された発振安定時間を経過する
と、マルチプレクサＭＬＰ３のＹ出力が「Ｈ」となるの
で、ＣＬＲＣ１（−）は「Ｈ」となり、カウンタＣ１が
カウント動作を開始する。以後は、図７に示すような従
来と同じ動作が行なわれる。
から「Ｈ」の状態になると、ＣＬＫ１は動作を開始し、
同時にカウンタＣ３がカウント動作を開始する。ここ
で、信号ＣＬＲ（−）が「Ｌ」から「Ｈ」に変化して
も、マルチプレクサＭＬＰ３のＹ出力は「Ｌ」なので、
ＣＬＲＣ１（−）は「Ｌ」のままであり、カウンタＣ１
は動作しない。その後、カウンタＣ３，マルチプレクサ
ＭＬＰ３によって設定された発振安定時間を経過する
と、マルチプレクサＭＬＰ３のＹ出力が「Ｈ」となるの
で、ＣＬＲＣ１（−）は「Ｈ」となり、カウンタＣ１が
カウント動作を開始する。以後は、図７に示すような従
来と同じ動作が行なわれる。
【００１６】図４はこの発明による測定動作期間とクロ
ック停止期間との関係を説明する波形図で図２の部分拡
大図である。同図では、１周期に３回測定を行なう場合
の例を示している。ＣＬＫ１からの出力であるクロック
信号ＣＬＫは、図７では常時動作しているが、図４では
時間測定動作をしていないときは図４（２）に示すよう
に、クロック停止期間となっている。このため、高速で
比較的大きな消費電流で動作するクロック回路ＣＬＫ１
の動作を停止させることができる。
ック停止期間との関係を説明する波形図で図２の部分拡
大図である。同図では、１周期に３回測定を行なう場合
の例を示している。ＣＬＫ１からの出力であるクロック
信号ＣＬＫは、図７では常時動作しているが、図４では
時間測定動作をしていないときは図４（２）に示すよう
に、クロック停止期間となっている。このため、高速で
比較的大きな消費電流で動作するクロック回路ＣＬＫ１
の動作を停止させることができる。
【００１７】図１に示すマルチプレクサＭＬＰ１，ＭＬ
Ｐ２は制御信号Ｓ１，Ｓ２によって制御され、時間計測
の分解能（精度）に応じて、基準クロックを通過させる
ゲート回路の動作時間を変更する。すなわち、ゲート回
路の動作時間はＦＦ１のＱ（−）出力ＧＡ（−）と、Ｆ
Ｆ２のＱ出力ＧＢ（−）によって制御され、ＧＡＴＥ時
間＝〔ＧＢ（−）カウント時間〕−〔ＧＡ（−）カウン
ト時間〕の関係にある。なお、このＧＡＴＥ時間はＰＩ
Ｎ入力を設定値だけカウントする時間であり、被測定対
象の時間を示す。
Ｐ２は制御信号Ｓ１，Ｓ２によって制御され、時間計測
の分解能（精度）に応じて、基準クロックを通過させる
ゲート回路の動作時間を変更する。すなわち、ゲート回
路の動作時間はＦＦ１のＱ（−）出力ＧＡ（−）と、Ｆ
Ｆ２のＱ出力ＧＢ（−）によって制御され、ＧＡＴＥ時
間＝〔ＧＢ（−）カウント時間〕−〔ＧＡ（−）カウン
ト時間〕の関係にある。なお、このＧＡＴＥ時間はＰＩ
Ｎ入力を設定値だけカウントする時間であり、被測定対
象の時間を示す。
【００１８】図５はマルチプレクサＭＬＰ１，ＭＬＰ２
の制御信号Ｓ１，Ｓ２、ＧＡ（−）カウント時間、ＧＢ
（−）カウント時間、およびＧＡＴＥ時間の関係を示し
ている。ここで、時間測定回路の分解能（精度）は、Ｇ
ＡＴＥ信号内にカウントする基準クロックの数に依存す
るので、基準クロックが決定している場合は、ＧＡＴＥ
時間の長いほど分解能（精度）は高くなる。一方、ＰＩ
Ｎの周期が長くなるとＧＡＴＥ時間が長くなるので分解
能は向上するが、測定時間（高速クロック動作時間）が
長くなるので、消費電力が増大する。したがって、必要
とする分解能に応じて制御信号Ｓ１，Ｓ２を選ぶように
する。なお、この機能は、上記クロック回路ＣＬＫ１の
動作／停止機能またはその再起動機能とは独立に付与す
ることも可能である。
の制御信号Ｓ１，Ｓ２、ＧＡ（−）カウント時間、ＧＢ
（−）カウント時間、およびＧＡＴＥ時間の関係を示し
ている。ここで、時間測定回路の分解能（精度）は、Ｇ
ＡＴＥ信号内にカウントする基準クロックの数に依存す
るので、基準クロックが決定している場合は、ＧＡＴＥ
時間の長いほど分解能（精度）は高くなる。一方、ＰＩ
Ｎの周期が長くなるとＧＡＴＥ時間が長くなるので分解
能は向上するが、測定時間（高速クロック動作時間）が
長くなるので、消費電力が増大する。したがって、必要
とする分解能に応じて制御信号Ｓ１，Ｓ２を選ぶように
する。なお、この機能は、上記クロック回路ＣＬＫ１の
動作／停止機能またはその再起動機能とは独立に付与す
ることも可能である。
【００１９】図５（イ）は制御信号Ｓ１，Ｓ２、ＧＡ
（−）カウント時間、ＧＢ（−）カウント時間、および
ＧＡＴＥ時間の関係を示し、図５（ロ）はＧＡＴＥ時間
が１２０カウント値の場合、図５（ハ）はＧＡＴＥ時間
が６０カウント値の場合、図５（ニ）はＧＡＴＥ時間が
３０カウント値の場合をそれぞれ示している。
（−）カウント時間、ＧＢ（−）カウント時間、および
ＧＡＴＥ時間の関係を示し、図５（ロ）はＧＡＴＥ時間
が１２０カウント値の場合、図５（ハ）はＧＡＴＥ時間
が６０カウント値の場合、図５（ニ）はＧＡＴＥ時間が
３０カウント値の場合をそれぞれ示している。
【００２０】
【発明の効果】この発明によれば、時間測定回路の基準
となるクロック信号を発生するクロック回路の動作／停
止を制御する制御手段を設けるようにしたので、時間測
定を実施していないときの消費電流を低減することがで
きる。また、クロック回路停止後の再起動時には、一定
の発振安定時間を確保するようにしたので、クロック回
路の動作／停止を容易かつ安定に運用することができ
る。さらに、ゲート回路の動作時間を可変とする可変制
御手段を設けるようにしたので、必要最低限の分解能に
おいて短時間に計測動作を実施し、消費電力を低減する
ことができる。加えて、時間測定回路では回路の動作時
間を短くできるので、時間測定回路だけでなく、この回
路と連動する周辺回路（例えば、ＣＰＵ，センサなど）
の消費電力を低減することが可能である。
となるクロック信号を発生するクロック回路の動作／停
止を制御する制御手段を設けるようにしたので、時間測
定を実施していないときの消費電流を低減することがで
きる。また、クロック回路停止後の再起動時には、一定
の発振安定時間を確保するようにしたので、クロック回
路の動作／停止を容易かつ安定に運用することができ
る。さらに、ゲート回路の動作時間を可変とする可変制
御手段を設けるようにしたので、必要最低限の分解能に
おいて短時間に計測動作を実施し、消費電力を低減する
ことができる。加えて、時間測定回路では回路の動作時
間を短くできるので、時間測定回路だけでなく、この回
路と連動する周辺回路（例えば、ＣＰＵ，センサなど）
の消費電力を低減することが可能である。
【図１】この発明の実施の形態を示す回路図である。
【図２】図１の動作を説明するための各部波形図であ
る。
る。
【図３】図１のマルチプレクサＭＰＬ３の動作説明図で
ある。
ある。
【図４】測定動作期間とクロック停止期間との関係を説
明する波形図である。
明する波形図である。
【図５】図１のマルチプレクサＭＰＬ１，ＭＰＬ２の動
作説明図である。
作説明図である。
【図６】従来例を示す回路図である。
【図７】図６の動作を説明するための各部波形図であ
る。
る。
Ｃ１，Ｃ２，Ｃ３…カウンタ、ＦＦ１，ＦＦ２…フリッ
プフロップ回路、ＣＬＫ１，ＣＬＫ２…クロック回路、
Ｇ１，Ｇ２…ゲート回路、ＭＰＬ１，ＭＰＬ２，ＭＰＬ
３…マルチプレクサ。
プフロップ回路、ＣＬＫ１，ＣＬＫ２…クロック回路、
Ｇ１，Ｇ２…ゲート回路、ＭＰＬ１，ＭＰＬ２，ＭＰＬ
３…マルチプレクサ。
Claims (3)
- 【請求項１】 基準となるクロック信号を発生するクロ
ック発生回路と、被測定信号を入力しこれを所定数カウ
ントする毎にカウント出力をパルス幅信号として出力す
る第１のカウンタと、その第１カウンタ出力と前記クロ
ック信号とを入力し、被測定対象のパルス幅信号に応じ
てクロック信号を通過させるゲート回路と、このゲート
回路を介して入力されるクロック信号をカウントする第
２のカウンタとを備え、その第２カウンタ出力により測
定対象の信号幅を測定する測定装置において、 前記クロック発生回路の動作を制御するクロック制御手
段を設け、前記信号幅を測定しないときはクロック発生
回路の動作を停止させることを特徴とする測定装置。 - 【請求項２】 前記クロック発生回路の再起動時に一定
の発振安定時間を計測する時間計測手段を付加し、この
発振安定時間の経過した後に被測定対象のパルス幅信号
を前記ゲート回路に入力することを特徴とする請求項１
に記載の測定装置。 - 【請求項３】 基準となるクロック信号を発生するクロ
ック発生回路と、被測定信号を入力しこれを所定数カウ
ントする毎にカウント出力をパルス幅信号として出力す
る第１のカウンタと、その第１カウンタ出力と前記クロ
ック信号とを入力し、被測定対象のパルス幅信号に応じ
てクロック信号を通過させるゲート回路と、このゲート
回路を介して入力されるクロック信号をカウントする第
２のカウンタとを備え、その第２カウンタ出力により測
定対象の信号幅を測定する測定装置において、 前記第１のカウンタのカウント値を可変とするカウント
値変更手段を付加し、必要とする分解能に応じてカウン
ト値を変えることを特徴とする測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17234695A JPH0923159A (ja) | 1995-07-07 | 1995-07-07 | 測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17234695A JPH0923159A (ja) | 1995-07-07 | 1995-07-07 | 測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0923159A true JPH0923159A (ja) | 1997-01-21 |
Family
ID=15940211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17234695A Pending JPH0923159A (ja) | 1995-07-07 | 1995-07-07 | 測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0923159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005291778A (ja) * | 2004-03-31 | 2005-10-20 | Nohmi Bosai Ltd | 炎感知器 |
| JP2017220081A (ja) * | 2016-06-09 | 2017-12-14 | 富士電機株式会社 | センサ装置、センサシステムおよび測定方法 |
-
1995
- 1995-07-07 JP JP17234695A patent/JPH0923159A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005291778A (ja) * | 2004-03-31 | 2005-10-20 | Nohmi Bosai Ltd | 炎感知器 |
| JP2017220081A (ja) * | 2016-06-09 | 2017-12-14 | 富士電機株式会社 | センサ装置、センサシステムおよび測定方法 |
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