KR0124692Y1 - 측정 및 계수용 타이머 - Google Patents

Abstract

측정 및 계수용 타이머는 카운터, 멀티플렉서, 엣지 트리거 콘트롤러, 타임 베이스 래칭 회로 및 펄스 검출 회로로 구성된다. 상기 타이머는 타이머로 사용될 뿐 아니라 외부신호의 폭을 검출하거나 외부신호의 수를 계수하기 위한 카운터로 사용된다. 즉, 타이머의 본래기능에 부가기능을 제공하여 사용될 수 있다.

Description

측정 및 계수용 타이머

제1도는 종래 타이머의 블럭도.

제2도는 본 고안에 따른 타이머의 블록도.

제3도는 본 고안에 따른 멀티플렉서의 디지탈 로직 회로도.

제4도는 본 고안에 따른 엣지 트리거 콘트롤러를 사용한 멀티플렉서의 디지탈 로직 회로도.

제5도는 본 고안에 따른 엣지트리거 콘트롤러의 디지탈 로직 회로 다이어그램.

제6도는 본 고안에 따른 멀티플렉서에 의해 생성된 타이밍도.

제7도는 본 고안에 따른 타임 베이스 래칭회로의 디지탈 회로도.

제8도는 본 고안에 따른 디지탈 로직의 실시예.

제9도는 본 고안에 따른 펄스 검출 회로의 디지탈 로직 회로도.

제10도는 본 고안에 따른 펄스 검출 회로의 타이밍도.

제11도는 본 고안에 따른 펄스 검출회로의 디지탈 로직 회로 실시예.

* 도면의 주요부분에 대한 부호의 설명

10 : 엣지 트리거 콘트롤러 11 : 멀티플렉서

12 : 타임 베이스 래칭 회로 13 : 카운터

14 : 펄스 검출 회로 20 : 포지티브 엣지 검출 회로

30 : 네가티브 엣지 검출 회로 40 : 스타팅 레지스터

본 고안은 측정 및 계수용 타이머에 관한 것으로, 카운터, 멀티플렉서, 엣지 트리거 콘트롤러, 타임 베이스 래칭 회로(Time-base latching circuit) 및 펄스 검출 회로로 구성된다.

종래의 타이머는 대개 제1도에 도시된 바와 같이 카운터, 멀티플렉서(MUX) 및 엣지 트리거 콘틀로러로 구성되는데, 멀티플렉서는 카운터의 클럭신호를 스위칭하기 위해 또한 시스템 클럭 또는 외부 신호를 셀렉트하기 위해 사용되며, 엣지 트리거 콘트롤러는 외부신호의 트리거 엣지를 셀렉트하기 위해 사용된다. 카운터는 내부 계수 동작을 수행하기 위해 사용된다.

전술한 시스템은 그 내부의 동작을 할 수 있다. 전술한 시스템은 2개의 모드를 갖는다. 첫째, 주어진 주기를 얻기 위해 분할되는 기지의 주파수(known frequency)를 사용하여 시스템 클럭을 선택하도록 동작하는 모드이며, 대개 시간을 계수하기 위해 사용된다. 둘째, 외부신호의 수를 계수하기 위해 입력되는 신호에 따라 외부신호의 클럭소스를 선택하도록 동작하는 모드이다.

요컨데, 전술한 종래 타이머의 신호 소스는 단지 시스템 클럭 또는 외부신호의 수를 처리할 수 있다. 측정될 아이템이 트리거 신호의 수가 아니라 외부신호의 폭인 경우 종래의 타이머는 이러한 기능을 제공할 수 없다.

본 고안은 타이머의 본래 기능을 보강하기 위한 신호 선택방법으로 측정과 계수의 부가 기능을 제공할 수 있는 타이머를 제공하는 데 목적이 있다.

중요한 특징은 외부 신호 펄스의 포지티브 또는 네가티브 하프 사이클(half cyc le)이 엣지 트리거 콘트롤러에 의해 선택될 수 있으며, 반면에 펄스 검출 수단은 외부신호의 폭을 측정할 수 있다. 이러한 타이머는 타이밍 기능을 제공하고, 외부신호의 수를 카운팅할 수 있을 뿐만 아니라 외부신호의 폭을 측정할 수 있다. 즉, 이러한 타이머는 타이머의 기본 기능을 줄이지 않고 부가 기능을 제공할 수 있다.

이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명하기로 한다.

제 3 도와 관련하여, 멀티플렉서의 디지탈 로직 회로가 도시되는데, 이 회로에 선택신호 M1 및 M0가 공급되며, M1=0, MO=1일 때 클럭신호(CLK)는 시스템 클럭(SYS)과 같으며, 이는 타이밍 동작 모드이다. M1=1, MO=0일 때 클럭신호(CLK)는 외부신호(EXT)이며, 이는 카운팅 모드이다. M1=1, MO=1일 때 클럭신호(CLK)는 시스템 클럭(SYS) 및 외부신호(EXT)에 의해 로직 AND 기능을 수행한다. 즉, 외부신호(EXT)가 1일 때 클럭신호는 시스템 클럭(SYS)만을 가지며, 외부신호(EXT)가 0이면 시스템 신호(SYS)는 없다. M1=0, MO=0일 때 이것은 클럭 금지 영역이며, 이러한 경우는 피해야 하는데 이들의 진리표는 다음과 같다.

M1=0, MO=1일 때, CLK=SYS → 타이머 모드;

M1=1, MO=0일 때, CLK=EXT→ 카운터 모드;

M1=1, MO=1일 때, CLK=SYS AND EXT → 펄스폭 모드;

M1=0, MO=0일 때, CLK 금지.

제 6도는 본 고안에 따른 멀티 플렉서의 타이밍도이다. 외부신호(EXT) 터미날이 동위상에 있는 것으로 인지 되거나 그렇지 않는 한 측정될 신호의 HIGH/LOW 펄스는 측정 대상으로 사용될 수 있으며, 전술한 기능을 얻기위해 제 3도에 도시된 D2는 엣지 트리거 콘트롤러(10; 제 4도에 도시됨)로 대치되는데 이것은 제어신호(CTL)에 의해 제어된다. 즉,

CTL = 1 일 때, EXT1 = EXT;

CTL = 0 일 때, EXT1 =.

예를들어, 제어신호(CTL)가 1일 때 클럭신호(CLK)는 카운터에 포지티브 엣지 트리거를 제공하고, 외부신호(EXT)는 카운터에 포지티브 엣지 트리거를 제공한다. 제어신호(CTL)가 0일 때 외부신호(EXT)는 카운터에 네가티브 엣지 트리거(제 6 도에 도시됨)를 제공한다. 제 5 도는 엣지 트리거 콘트롤러용 디지탈 로직 회로를 도시하는데, 이것은 익스클루시브 OR 게이트로 구성된다.

제 2 도는 본 고안에 따른 블록도인데, 종래의 카운터와 다르다. 엣지 트리거 콘트롤러(10), 멀티플렉서(11), 펄스 검출 회로(14), 타임 베이스 래칭 회로(12) 및 카운터(13)로 구성된다. 즉, 펄스 검출 회로(14) 및 타임 베이스 래칭 회로(12)가 추가되었다.

상기 엣지 트리거 콘트롤러(10)는 외부 신호(EXT) 및 제어신호(CTL)를 각각 입력받으며 외부 트리거 신호(EXT1)를 출력한다. 상기 멀티플렉서(11)는 상기 외부 트리거 신호(EXT1) 및 시스템 클록(SYS)을 각각 입력받으며 클록 신호(CKL)를 출력한다. 상기 펄스 검출 회로(14)는 상기 외부 트리거 신호(EXT1) 및 샘플링 신호(SAMP)를 각각 입력받으며 인에이블 신호(EN)를 출력한다. 상기 타임 베이스 래칭 회로(12)는 상기 클록 신호(CKL) 및 상기 인에이블 신호(EN)를 각각 입력받으며 상기 카운터(13)를 동작시키기 위한 신호를 출력한다.

제 8 도는 디지탈 로직 다이어그램의 실시예인데, 펄스 검출회로(14)의 입력단자는 엣지 트리거 콘트롤러(10) 및 샘플링 신호의 출력단자에 접속되는 반면, 펄스 검출 회로(14)의 출력단자는 타임 베이스 래칭 회로(12)의 한 입력 단자에 접속된다.

제 9 도는 본 고안에 따른 펄스 검출 회로(14)의 디지탈 로직 회로도인데, 이것은 포지티브 엣지 검출 회로(20), 네가티브 엣지 검출회로(30), 스타팅 레지스터(40; starting register) 및 RS래칭 회로를 포함한다. 상기 포지티브 엣지 검출 회로(20) 및 네가티브 엣지 검출 회로(30)는 상기 외부 트리거 신호(EXT1) 및 상기 샘플링 신호(SAMP)를 입력받는다. 상기 스타팅 레지스터(40)는 시작 신호 및 상기 네가티브 엣지 검출 회로(30)로부터 출력되는 정지 신호에 따라 ON/OFF 신호를 출력한다. 상기 RS 래칭 회로는 상기 포지티브 엣지 검출 회로(20)의 출력 신호, 정지 신호 및 ON/OFF 신호에 따라 상기 인에이블 신호(EN)를 출력한다.

상기 포지티브 엣지 검출 회로(20)는 외부 트리거 신호(EXT1)의 포지티브 엣지 신호를 검출하기 위해 사용되며, 상기 외부 트리거 신호(EXT1)가 포지티브 엣지 신호일 때 상기 타임 베이스 래칭 회로(12)를 턴온시키기 위한 샘플링 신호(SAMP)를 사용한다. 상기 네가티브 엣지 검출 회로(30)는 상기 외부 트리거 신호(EXT1)의 네가티브 엣지 신호를 검출하기 위해 사용되며, 상기 외부 트리거 신호(EXT1)가 네가티브 엣지 신호일 때 상기 타임 베이스 래칭 회로(12)를 턴오프시키기 위한 샘플링 신호(SAMP)를 사용한다. 상기 스타팅 레지스터(40)는 측정의 시작 및 정지를 제어하기 위해 사용되며, 그의 입력단자로 시작신호(SART) 및 상기 네가티브 엣지 검출 회로(30)로부터 출력되는 정지신호(STOP)가 제공된다. 상기 스타팅 레지스터(40)는 상기 타임 베이스 래칭 회로(12)를 스타트 또는 턴오프시키기 위한 인에이블 신호(EN) 생성용 신호를 랫치할 수 있는 RS 래칭회로에 ON/OFF 출력신호를 제공하며, 전술한 회로의 관련 타이밍도는 제 10 도에 도시된다.

제 7 도는 본 고안에 따른 타임 베이스 래칭 회로에 대한 디지탈 로직 회로이다. 상기 타임 베이스 래칭 회로(12)는 실제로 D형 래칭 회로로 구성되는데, 하나의 입력단자(D)를 통해 상기 클럭신호(CLK)가 입력되며, 다른 하나의 입력단자(E)를 통해 상기 인에이블 신호(EN)가 입력된다. 그리고 출력단자(Q)를 통해 카운터 클럭신호(Q)를 상기 카운터(13)로 공급한다.

제 11 도는 본 고안에 따른 펄스 검출 회로의 디지탈 로직 회로에 대한 실시예인데, 포지티브 엣지 검출 회로(20) 및 네가티브 엣지 검출 회로(30)는 2개의 D형 플립플롭, AND 게이트 및 NOT 게이트를 포함한다. 스타팅 레지스터(40)는 다른 RS 래칭 회로를 포함한다.

본 고안은 외부신호(EXT)의 펄스폭을 검출하는 기능을 제공할 수 있다. 즉, 외부신호(EXT)의 펄스폭은 엣지 트리거 콘트롤러(10)를 제어하므로써 얻어질 수 있다. 펄스 검출 회로(14)는 외부신호를 계수하기 전에 외부신호의 수를 제어 및 측정하기 위해 사용될 수 있다.

상술한 바와 같이 본 고안은 타이머의 본래 기능을 보강하기 위한 신호 선택 방법으로 측정과 계수의 부가 기능을 갖는 타이머를 제공한다. 본 고안에 의하면 엣지 트리거 콘트롤러에 의해 외부 신호의 포지티브 또는 네가티브 하프 사이클이 선택될 수 있도록 할 수 있으며, 펄스 검출 수단에 의해 외부신호의 폭이 측정될 수 있도록 할 수 있다. 따라서 본 고안에 따른 타이머는 타이밍 기능을 가지며, 외부신호의 수를 카운팅할 수 있을 뿐만 아니라 외부신호의 폭을 측정할 수 있다.

Claims (3)

1. 외부 신호 및 제어 신호를 각각 입력받으며 외부 트리거 신호를 출력하는 엣지 트리거 콘트롤러와, 상기 외부 트리거 신호 및 시스템 클록을 각각 입력받으며 클록 신호를 출력하는 멀티플렉서와, 상기 외부 트리거 신호 및 샘플링 신호를 각각 입력받으며 인에이블 신호를 출력하는 펄스 검출 회로와, 상기 클록 신호 및 상기 인에이블 신호를 각각 입력받는 타임 베이스 래칭 회로와, 상기 타임 베이스 래칭 회로의 출력 신호를 입력받는 카운터로 이루어진 것을 특징으로 하는 측정 및 계수 기능을 제공하는 타이머.
2. 제1항에 있어서, 상기 펄스 검출 회로는 상기 외부 트리거 신호 및 상기 샘플링 신호를 입력받는 포지티브 엣지 검출 회로 및 네가티브 엣지 검출 회로와, 시작 신호 및 상기 네가티브 엣지 검출 회로로부터 출력되는 정지 신호에 따라 ON/OFF 신호를 출력하는 스타팅 레지스터와, 상기 포지티브 엣지 검출 회로의 출력 신호, 상기 정지 신호 및 상기 ON/OFF 신호에 따라 상기 인에이블 신호를 출력하는 RS 래칭 회로로 이루어진 것을 특징으로 하는 측정 및 계수 기능을 제공하는 타이머.
3. 제1항에 있어서, 상기 타임 베이스 레칭 회로는 하나의 입력단자를 통해 상기클록 신호가 입력되며 다른 하나의 입력단자를 통해 상기 인에이블 신호가 입력되는 D형 래칭 회로로 구성된 것을 특징으로 하는 측정 및 계수 기능을 제공하는 타이머.