KR960010912B1 - 에이직화한 디지탈 클럭손실 검출기 - Google Patents

에이직화한 디지탈 클럭손실 검출기 Download PDF

Info

Publication number
KR960010912B1
KR960010912B1 KR1019940008480A KR19940008480A KR960010912B1 KR 960010912 B1 KR960010912 B1 KR 960010912B1 KR 1019940008480 A KR1019940008480 A KR 1019940008480A KR 19940008480 A KR19940008480 A KR 19940008480A KR 960010912 B1 KR960010912 B1 KR 960010912B1
Authority
KR
South Korea
Prior art keywords
clock
counter
signal
flip
loss detector
Prior art date
Application number
KR1019940008480A
Other languages
English (en)
Other versions
KR950029903A (ko
Inventor
이상용
Original Assignee
대우통신 주식회사
박성규
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 대우통신 주식회사, 박성규 filed Critical 대우통신 주식회사
Priority to KR1019940008480A priority Critical patent/KR960010912B1/ko
Publication of KR950029903A publication Critical patent/KR950029903A/ko
Application granted granted Critical
Publication of KR960010912B1 publication Critical patent/KR960010912B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

내용 없음.

Description

에이직화한 디지탈 클럭손실 검출기
제1도는 종래의 전형적인 클럭손실 검출기를 개략적으로 도시한 도면.
제2도는 본 발명의 실시예에 따른 에이직화한 디지탈 클럭손실 검출기의 개략적인 블럭도.
제3도는 본 발명의 실시예에 따른 에이직화한 디지탈 클럭손실 검출기의 상세 회로도.
제4도는 제3도에 발생되는 신호의 파형도.
*도면의 주요부분에 대한 부호의 설명
10 : 범용 IC칩 11, 21, 31 : 인버터
100 : 카운터부 110, 210, 310 : D플립플럽
120, 220 : 16진 카운터 130 : 8진 카운터
200 : 클럭 연산기 300 : 클럭손실 판정기
본 발명은 클럭손실 유무 검출기에 관한 것으로, 특히 집적화시키는 과정에서 디지탈적으로 신호를 처리하고 에이직 집적회로(Application Specific Interated Circuit)를 사용한 클럭손실 검출기에 관한 것이다.
에이직은 필요로 하는 기능의 회로를 기본적으로 게이트들로 구성된 IC들을 조합하여 만드는 것이 아니고, 그 회로를 통채로 집적하여 하나의 IC로 만드는 회로이다. 여기에는 사용자의 주문대로 처음부터 회로를 설계, 제조하는 주문형 IC와, 기본적인 게이트들을 여러개 배열해 놓고 이들 사이를 배선해 주는 게이트 에레이 그리고, 카운터 타이머, 플립플럽 등 기본적인 부품을 칩에 미리 구성해놓은 반제품으로부터 이들을 칩내에서 연결하여 원하는 회로를 만드는 표준 셀(cell) 등이 있다.
한편, 제1도에 도시된 바와 같이, 종래의 클럭손실 검출기는 저항(R1), 콘덴서(C1) 및 범용 IC칩(10)으로 구성하여 아날로그 방식으로 클럭손실을 검출하였다. 클럭손실 유무를 측정하기 위한 클럭을 범용 IC칩(10)에 입력하고 그에 해당되는 저항(R1)과 콘덴서(C1)의 값을 설정하면 클럭손실 유무를 검출할 수 있었다. 하지만, 종래의 클럭손실 검출기는 아날로그 방식으로 처리하므로 에이직화가 어렵고, 저항(R1)과 콘덴서(C1)의 값을 설정하기도 어려운 문제점이 있다.
따라서, 본 발명의 목적은 디지탈적으로 처리하고 에이직화가 가능한 디지탈 클럭손실 검출기를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 장치는 기준클럭을 카운트하여 기설정된 카운트 값에 도달하면 소정의 신호를 발생하는 카운터부와, 측정클럭의 존재 유무를 판정하는 클럭을 발생하는 클럭 연산기(200)와, 기설정된 카운트 시간 동안 상기 클럭 연산기의 클럭 발생 여부에 따라 상기 측정클럭이 존재를 판정하는 클럭손실 판정기가 제공된다.
이하, 본 발명의 실시예를 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제2도 및 제3도를 참조하면, 인버터(11), D플립플립(110), 16진 카운터(120) 및 8진 카운터(130)를 포함하여 기준 클럭을 카운트하여 기설정된 카운트 값에 도달하면 신호를 발생하는 카운터부(100)와, 인버터(21), D플립플립(210) 및 16진 카운터(220)를 포함하여 측정클럭의 존재 유무를 판정하는 클럭을 발생하는 클럭 연산기(200)와, 인버터(31)와 D플립플립(310)을 포함하여 클럭의 손실 유무를 판정하는 클럭손실 판정기(300)로 구성된다.
제2도 내지 제4도에 도시된 바와 같이, 각 회로에 입력되는 신호와 출력되는 신호를 설명하면 다음과 같다.
17MR : 기준클럭의 2분주 클럭(제4도의 B).
DFF1CK : 클럭손실 판정의 시점을 나타내는 클럭(제4도의 C). 카운터부(100)에 있는 8진 카운터(130)의 출력단자(Q2)에 출력되는 신호로, 8진 카운터(130)의 출력단자(Q2)에 출력되는 신호(DFF1CK)가 클럭 손실 판정기(300)에 있는 D플립플립(310)의 입력단자(CK)에 입력되면 D플립플립(310)이 동작된다.
LOAD : 클럭손실 판정후 일정한 리셋신호(제4도의 D).
측정클럭(TX4M) : 클럭손실 유무를 판정하기 위한 클럭(제4도의E).
CK : 측정클럭의 2분주 클럭(제4도의 F).
FAIL : 기설정된 카운트 시간 동안 클럭의 존재 유무를 판정할 수 있는 신호(제4도의 G). 측정클럭이 존재할 경우에는 하이신호(로직 '1')를 출력하고, 측정클럭이 존재하지 않을 경우에는 로우신호(로직 '0')를 출력한다.
W2 : 클럭손실 판정신호(제4도의 H). 기설정된 카운트 시간 동안 클럭 연산기(200)의 16진 카운터(220)의 출력단자(QC)에 클럭 발생 여부에 따라 측정클럭의 존재를 판정하는 신호로, 16진 카운터(200)의 출력단자(QC)에 로우신호(로직 '0')가 발생되면 클럭이 없는 것으로 판단하여 클럭손실 판정기(300)에 있는 D플립플립(310)의 출력단자(Q)에 하이신호(로직 '1')로 츨력한다. 하지만, 16진 카운터(220)의 출력단자(QC)에 하이신호(로직 '1')가 발생되면 클럭이 존재하는 것으로 판단하여 클럭손실 판정기(300)에 있는 D플립플립(310)의 출력단자(Q)에 로우신호(로직 '0')를 출력한다.
제2도 내지 제4도를 참조하면, 카운터부(100)의 D플립플립(110)의 입력단자(D1)에 입력되는 17MR 클럭데이타(제4도의 B)는 기준클럭(REFCK) (제4도의 A)의 2분주 클럭이다. 이때 D플립플립(110)에 출력된 펄스 제어선이 입력단자(D1)에 연결되어 있다. 따라서,. D플립플립은 클럭의 입력 의해서 구동되는 토글(toggle) 상태로 동작한다.
따라서, 카운터부(100)에 있는 D플립플립(110)의 입력단자(CL1)에 리셋신호가 입력된 상태에서 기준 클럭(REFCK) (제4도의 A)이 입력되면, D플립플립(110)에서 2분주한 후 17MR 클럭으로 변환한다. 그러면, 그 변환된 17MR 클럭은 인버터(11)를 통해 D플립플립(110)의 입력단(D1)에 17MR의 데이타가 입력된다. D플립플립(110)의 출력단(Q)에 출력된 17MR의 클럭은 16진 카운터(120)의 입력단(C1)에 인가된다. 만일 기준클럭이 160번 발생되면, D플립플립(110)이 2분주하여 D플립플립(110)의 출력단자(D1)에는 80개의 클럭이 발생된다.
한편, 16진 카운터(120)의 입력단자(RD1)에 리셋신호(LOAD)가 입력받아 16진 카운터(120)가 클리어(clear)된 상태에서, 인에이블(enable) 펄스(Vca)가 인가되면, 16진 카운터(120)가 동작된다. 이때, D플립플립(110)에서 기준클럭을 2분주하여 출력된 17MR 클럭이 16진 카운터(120)가 클리어된 상태에서 16분주하는데, 17MR 클럭이 16진 카운터(120)의 입력단자(C1)에 처음 인가되면, 16진 카운터(120)의 출력단자(QA)에 클럭이 발생(로직 '1')되고, 나머지 출력단자(QB, QC, QD)는 클럭이 발생되지 않는다. 즉 출력단자(QB, QC, QD)는 로직이 '0'(QA=QC=QD=0)이다.
16진 카운터(120)의 입력단자(C1)에 2분주된 17MR 클럭신호가 2번째 입력되면, 16진 카운터(120)의 출력단자(QB)에 클럭이 발생(로직 '1')되고, 나머지 출력단자(QA, QC, QD)는 클럭이 발생되지 않는다. 즉 출력단자(QA, QC, QD)는 로직 '0'(QA=QC=QD=0)이다.
16진 카운터(120)의 입력단자(C1)에 2분주된 17MR 클럭신호가 3번째 입력되면, 16진 카운터(120)의 출력단자(QA, QB)에 클럭이 발생(로직 '1')되고, 나머지 출력단자(QC, QD)는 클럭이 발생되지 않는다. 즉 출력단자(QC, QD)로 로직이 '0'(QC=QD=0)이다.
16진 카운터(120)의 입력단자(C1)에 2분주된 17MR 클럭신호가 4번째 입력되면, 16진 카운터(120)의 출력단자(QC)에 클럭이 발생(로직 '1')되고, 나머지 출력단자(QA, QB, QD)는 클럭이 발생되지 않는다. 즉 출력단자(QA, QB, QD)는 로직이 '0'(QA=QB=QD=0)이다.
상기한 과정을 계속 수행하여 16진 카운터(120)의 입력단자(C1)에 2분주된 17MR 클럭신호가 15번째 입력되면, 16진 카운터(120)의 출력단자(QA, QB, QC, QD)에 클럭이 모두 발생(로직 '1')된다. 즉, 출력단자(QA, QB, QC, QD)는 모두 로직이 '1'(QA=QB=QC=QD=1)이다. 이때. 16진 카운터(120)의 출력단자(QA, QB, QC, QD)(TC)에 클럭이 모두 발생되면, 16진 카운터(120)의 출력단자(TC)에 클럭(로직 '1')이 발생되어 8진 카운터(130)의 입력단자(CK)에 인가된다.
상기한 바와 같이, 16진 카운터(120)의 입력단자(C1)에 2분주된 17MR 클럭이 15번째 입력되면, 16진 카운터(120)의 출력단자(QA, QB, QC, QD)에 클럭이 모두 발생(로직 '1')된다. 따라서, 16진 카운터(120)의 출력단자(TC)는, 16진 카운터(120)의 출력단자(QA, QB, QC, QD)에 클럭이 발생될 때마다 클럭(로직 '1')을 1번 발생한다. 만일 D플립플립(110)의 입력단자(CK1)이 기준클럭이 160번 발생되면, D플립플립(110)의 출력단자(D1)에는 80개의 클럭이 발생되고, 16진 카운터(120)의 출력단자(TC)에는 5번의 클럭이 발생된다.
16진 카운터(120)의 출력단자(TC)에 클럭이 발생될 때마다, 16진 카운터(120)의 입력단자(RD1)에는 리셋신호(LOAD)가 인가되어 16진 카운터(120)를 클리어시킨 다음 상기한 과정을 반복수행한다. 따라서, 16진 카운터(120)의 입력단자(RD1)에는 16진 카운터(120)의 출력단자(TC)에 클럭이 발생될 때마다 리셋신호(LOAD)가 인가되고, 실제로 16진 카운터(120)는 16번 카운트한다.
한편, 16진 카운터(120)의 출력단자(TC)에 발생된 클럭은 8진 카운터(130)의 입력단자(CE)에 제공된다. 16진 카운터(120)의 출력단자(TC)로부터 인에이블 신호(enable signal)를 인가받기 전에 8진 카운터(130)는 16진 카운터(120)의 출력단자(TC)로부터 클럭을 인가받아 인에이블된 상태에서, 17MR 클럭을 인가받아 5분주한 후(제4도의 C참조) 클럭손실 판정의 시점을 판정할 수 있는 DFF1CK 클럭을 발생한다. 따라서, 만일 D플립플립(110)의 입력단자(CK1)에 기준클럭이 160번 발생되면, D플립플립(110)의 출력단자(D1)에는 80개의 클럭이 발생되고, 16진 카운터(120)의 출력단자(TC)에는 5번 클럭이 발생되고, 8진 카운터(130)의 출력단자(Q2)에는 1번의 클럭(DFF1CK)이 발생된다.
한편, 클럭손실 유무를 판정하기 위한 측정클럭(TX4M)이 클럭 연산기(200)에 있응 D플립플립(210)이 입력단자(CK2)에 인가되면, D플립플립(210)은 입력단자(CK2)에 인가된 클럭을 2분주한 후 측정클럭의 2분주 클럭(CK)을 16진 카운터(220)의 입력단자(C1)에 인가한다.
클럭 연산기(200)의 16진 카운터(220)는 D플립플립(210)의 출력단자(Q)로부터 발생된 클럭(CK)를 5분주한 후 기설정된 카운트 시간 동안 클럭의 존재 유무를 판정할 수 있는 클럭(FAIL)을 발생한다(제4도의 G참조). 따라서, 측정클럭(TX4M)이 존재할 경우에는 16진 카운터(220)의 출력단자(QC)로부터 출력되는 클럭(FAIL)은 하이신호(로직 '1')를 출력하고, 측정클럭이 존재하지 않을 경우에는 16진 카운터(220)의 출력단자(QC)로부터 출력되는 클럭(FAIL)은 로우신호(로직 '0')를 측정한다.
한편, 클럭손실 판정기(300)의 D플립플립(310)이 8진 카운터(130)의 출력단자(Q2)로부터 클럭(DFF1CK)을 인가받아 인에이블된 상태에서, 16진 카운터(220)의 출력단자(QC)로부터 로우신호가 발생되면 클럭이 없는 것으로 판단하여 클럭손실 판정기(300)에 있는 D플립플립(310)의 출력단자(Q)에 하이신호(W2 : 로직 '1')를)출력한다(제4도의 H 참조). 하지만 16진 카운터(220)의 출력단자(QC)로부터 하이신호가 발생되면 클럭이 존재하는 것으로 판단하여 클럭손실 판정기(300)에 있는 D플립플립(310)의 출력단자(Q)에 로우신호(W2 : 로직 '0')를 출력한다.
상기한 과정을 수행한 본 발명은 기준클럭만 입력되면 해당 클럭의 손실 유무를 판단할 수 있으며, 디지탈적으로 신호를 처리하는 에이직 신호를 사용하므로서 소형화가 가능하다.

Claims (10)

  1. 클럭손실 검출기에 있어서, 기준 클럭을 카운트하여 기설정된 카운트 값에 도달하면 소정의 신호를 발생하는 카운터부(100)와 ; 측정클럭의 존재 유무를 판정하는 클럭을 발생하는 클럭 연산기(200)와 ; 기설정된 카운트 시간 동안 상기 클럭 연산기(200)의 클럭 발생 여부에 따라 상기 측정클럭의 존재를 판정하는 클럭손실 판정기(300)를 포함하는 에이직화한 디지탈 클럭손실 검출기.
  2. 제1항에 있어서, 상기 카운터부(100)는, 상기 기준 클럭을 입력받은 후, 상기 기준클럭을 2분주한 클럭을 입력 데이타로 하여 그 시간차만큼 지연되어 출력하는 분주수단(110)과, 상기 분주수단(110)으로부터 제공된 상기 입력 데이타를 카운트하여 기설정된 카운트 값에 도달하면 소정의 신호를 발생하는 제1카운터 수단(120)과, 상기 제1카운터 수단(120)으로부터 발생된 상기 신호를 입력받아 기설정된 카운트 값에 도달하면 소정의 신호를 발생하는 제2카운트 수단(130)을 더 포함하는 에이직화한 디지탈 클럭손실 검출기.
  3. 제1 또는 제2항에 있어서, 상기 클럭 연산기(200)는, 상기 측정클럭을 입력받은 후, 상기 측정클럭을 2분주한 클럭을 입력 데이타로 하여 그 시간차만큼 지연되어 출력하는 분주수단(210)과, 상기 분주수단(210)으로부터 제공된 상기 입력 데이타를 카운트하여 기설정된 카운트 값에 도달하면 상기 측정클럭의 존재 유무를 판정하는 클럭신호를 발생하는 카운터 수단(220)을 더 포함하는 에이직화한 디지탈 클럭손실 검출기.
  4. 제3항에 있어서, 상기 클럭손실 판정기(300)는, 상기 기설정된 카운트 시간 동안 상기 카운터 수단(220)으로부터 클럭신호가 발생하면 로우신호를 출력하고, 상기 기설정된 카운트 시간 동안 상기 카운터 수단(220)으로부터 클럭신호가 발생되지 않으면 하이신호를 출력하는 판정수단(310)을 더 포함하는 에이직화한 디지탈 클럭손실 검출기.
  5. 제4항에 있어서, 상기 카운터부(100)의 상부 분주수단(110)은 D플립플립인 것을 특징으로 하는 에이직화한 디지탈 클럭손실 검출기.
  6. 제4항에 있어서, 상기 카운터부(100)의 상기 제1카운터 수단(120)은 16진 카운터인 것을 특징으로 하는 에이직화한 디지탈 클럭손실 검출기.
  7. 제4항에 있어서, 상기 카운터부(100)의 상기 제2카운터 수단(130)은 8진 카운터인 것을 특징으로 하는 에이직화한 디지탈 클럭손실 검출기.
  8. 제4항에 있어서, 상기 클럭 연산기(200)의 상기 분주수단(210)은 D플립플립인 것을 특징으로 하는 에이직화한 디지탈 클럭손실 검출기.
  9. 제4항에 있어서, 상기 클럭 연산기(200)의 상기 카운터 수단(220)은 16진 카운터인 것을 특징으로 하는 에이직화한 디지탈 클럭손실 검출기.
  10. 제4항에 있어서, 상기 클럭손실 판정기(300)의 판정수단(310)은 D플립플립인 것을 특징으로 하는 에이직화한 디지탈 클럭손실 검출기.
KR1019940008480A 1994-04-22 1994-04-22 에이직화한 디지탈 클럭손실 검출기 KR960010912B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940008480A KR960010912B1 (ko) 1994-04-22 1994-04-22 에이직화한 디지탈 클럭손실 검출기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940008480A KR960010912B1 (ko) 1994-04-22 1994-04-22 에이직화한 디지탈 클럭손실 검출기

Publications (2)

Publication Number Publication Date
KR950029903A KR950029903A (ko) 1995-11-24
KR960010912B1 true KR960010912B1 (ko) 1996-08-13

Family

ID=19381492

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940008480A KR960010912B1 (ko) 1994-04-22 1994-04-22 에이직화한 디지탈 클럭손실 검출기

Country Status (1)

Country Link
KR (1) KR960010912B1 (ko)

Also Published As

Publication number Publication date
KR950029903A (ko) 1995-11-24

Similar Documents

Publication Publication Date Title
US5684760A (en) Circuit arrangement for measuring a time interval
US4998025A (en) Device for generating strobe pulses with a desired timing
US4897650A (en) Self-characterizing analog-to-digital converter
KR960010912B1 (ko) 에이직화한 디지탈 클럭손실 검출기
JP2998650B2 (ja) 分周器用ｄｃ選別回路
KR100211230B1 (ko) 열밸런스회로
US6952373B2 (en) Semiconductor device having PLL-circuit
JP3516778B2 (ja) 半導体試験装置における周波数測定方法
US4728816A (en) Error and calibration pulse generator
US5047712A (en) Circuit for inverting the latter half of pattern output from device under test
JP4122128B2 (ja) エッジ検出回路
KR930004087B1 (ko) 디지탈 신호 천이 검출회로
KR910001846B1 (ko) 가변 샘플링주기에 의한 모타의 회전속도 검출회로 및 그 방법
KR100434478B1 (ko) 펄스성 신호의 지터 측정장치 및 방법
JPH0210915A (ja) パルス状信号の極性統一回路
SU725048A1 (ru) Устройство дл измерени динамических параметров микросхем
JPS6358287A (ja) 時間計測回路
KR20000014979U (ko) 디지털주파수검출기
SU906635A2 (ru) Устройство дл сортировки деталей и узлов на группы
SU1422189A1 (ru) Измеритель длительности фронтов импульсов
JPH08288798A (ja) 入力信号ラッチ回路
SU588505A1 (ru) Цифровой фазометр дл измерени мгновенного сдвига фаз
JPH095398A (ja) 半導体集積回路装置
JPH02166917A (ja) キャリーアウト信号発生回路
GB2045485A (en) Frequency divider control circuit

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee