JPH095398A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH095398A JPH095398A JP7154206A JP15420695A JPH095398A JP H095398 A JPH095398 A JP H095398A JP 7154206 A JP7154206 A JP 7154206A JP 15420695 A JP15420695 A JP 15420695A JP H095398 A JPH095398 A JP H095398A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】電圧制御型周波数発振要素の検査もディジタル
手法で行うことができ、環境を共通にしてコストの低減
を図ること。 【構成】電圧制御型の周波数発振要素を内蔵した半導体
集積回路装置において、１ビットまたは複数ビットで構
成された外部からの二値信号を受ける試験用入力端子
と、所定の電圧範囲を等分して複数の試験電圧を発生す
る電圧発生手段と、前記二値信号の状態に応じて前記複
数の試験電圧の一つを選択し、該選択された試験電圧を
前記周波数発振要素の制御入力に印加する選択手段と、
前記周波数発振要素の出力に現れた信号の立ち上がり若
しくは立ち下がりの数を計数する計数手段と、所定の時
間が経過した時点で前記計数手段の計数値と基準値とを
比較して前記周波数発振要素の特性の良否を判定し、判
定結果を二値信号で出力する判定手段と、を備える。
手法で行うことができ、環境を共通にしてコストの低減
を図ること。 【構成】電圧制御型の周波数発振要素を内蔵した半導体
集積回路装置において、１ビットまたは複数ビットで構
成された外部からの二値信号を受ける試験用入力端子
と、所定の電圧範囲を等分して複数の試験電圧を発生す
る電圧発生手段と、前記二値信号の状態に応じて前記複
数の試験電圧の一つを選択し、該選択された試験電圧を
前記周波数発振要素の制御入力に印加する選択手段と、
前記周波数発振要素の出力に現れた信号の立ち上がり若
しくは立ち下がりの数を計数する計数手段と、所定の時
間が経過した時点で前記計数手段の計数値と基準値とを
比較して前記周波数発振要素の特性の良否を判定し、判
定結果を二値信号で出力する判定手段と、を備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、電圧制御型の周波数発振要素を内蔵した半
導体集積回路装置に関する。近年、半導体集積回路装置
の高速化に伴って、クロックスキューの抑制に対する要
求が厳しくなってきており、電圧制御型の周波数発振要
素（例えばＶＣＯ；以下ＶＣＯで代表）を用いたクロッ
ク信号の内部同期対策が採られるようになってきたが、
ＶＣＯはアナログ動作であるため、内蔵される半導体集
積回路装置（ディジタル）の試験環境に適合しないとい
う不都合がある。そこで、共通の環境下で試験を行うこ
とができ、製造コストを下げることができる有効な技術
が求められている。
関し、特に、電圧制御型の周波数発振要素を内蔵した半
導体集積回路装置に関する。近年、半導体集積回路装置
の高速化に伴って、クロックスキューの抑制に対する要
求が厳しくなってきており、電圧制御型の周波数発振要
素（例えばＶＣＯ；以下ＶＣＯで代表）を用いたクロッ
ク信号の内部同期対策が採られるようになってきたが、
ＶＣＯはアナログ動作であるため、内蔵される半導体集
積回路装置（ディジタル）の試験環境に適合しないとい
う不都合がある。そこで、共通の環境下で試験を行うこ
とができ、製造コストを下げることができる有効な技術
が求められている。
【０００２】なお、ここではクロックスキュー対策に用
いられる周波数発信要素の例を述べたが、本発明は、か
かる用途に限定されない。
いられる周波数発信要素の例を述べたが、本発明は、か
かる用途に限定されない。
【０００３】
【従来の技術】図３は、ＶＣＯの「入力電圧−出力周波
数」特性の一例である。この図において、縦軸は出力周
波数、横軸は入力電圧であり、実線で示す特性線１は理
想的な特性を表している。一般に、ＶＣＯのような電圧
制御型発振要素の特性は、製造ばらつき等を要因とし
て、理想の特性線１に合致することはまれであり、多く
の場合、この理想の特性線１の上下にシフトした特性線
となる。破線で示す二つの特性線２、３はそれぞれ理想
の特性線１に対して上限となる特性線２と下限となる特
性線３を表している。測定値が上限の特性線２を越えた
場合、または、下限の特性線３を下回った場合には、そ
のＶＣＯを内蔵した半導体集積回路装置が不良品として
処置される。
数」特性の一例である。この図において、縦軸は出力周
波数、横軸は入力電圧であり、実線で示す特性線１は理
想的な特性を表している。一般に、ＶＣＯのような電圧
制御型発振要素の特性は、製造ばらつき等を要因とし
て、理想の特性線１に合致することはまれであり、多く
の場合、この理想の特性線１の上下にシフトした特性線
となる。破線で示す二つの特性線２、３はそれぞれ理想
の特性線１に対して上限となる特性線２と下限となる特
性線３を表している。測定値が上限の特性線２を越えた
場合、または、下限の特性線３を下回った場合には、そ
のＶＣＯを内蔵した半導体集積回路装置が不良品として
処置される。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路装置にあっては、内蔵された電圧
制御型周波数発振要素の外部とのインターフェースがア
ナログ的であったため、その半導体集積回路装置が基本
的にディジタル動作する場合にも、電圧制御型周波数発
振要素の検査部分だけはアナログ手法を採用せざるを得
ず、試験環境の二重化を招くという不都合があり、検査
コストが増大して製品価格の上昇につながるという問題
点があった。
従来の半導体集積回路装置にあっては、内蔵された電圧
制御型周波数発振要素の外部とのインターフェースがア
ナログ的であったため、その半導体集積回路装置が基本
的にディジタル動作する場合にも、電圧制御型周波数発
振要素の検査部分だけはアナログ手法を採用せざるを得
ず、試験環境の二重化を招くという不都合があり、検査
コストが増大して製品価格の上昇につながるという問題
点があった。
【０００５】そこで、本発明は、電圧制御型周波数発振
要素の検査もディジタル手法で行うことができ、環境を
共通にしてコストの低減を図ることを目的とする。
要素の検査もディジタル手法で行うことができ、環境を
共通にしてコストの低減を図ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、電圧制御型の周波数発振要素を内蔵した半
導体集積回路装置において、１ビットまたは複数ビット
で構成された外部からの二値信号を受ける試験用入力端
子と、所定の電圧範囲を等分して複数の試験電圧を発生
する電圧発生手段と、前記二値信号の状態に応じて前記
複数の試験電圧の一つを選択し、該選択された試験電圧
を前記周波数発振要素の制御入力に印加する選択手段
と、前記周波数発振要素の出力に現れた信号の立ち上が
り若しくは立ち下がりの数を計数する計数手段と、所定
の時間が経過した時点で前記計数手段の計数値と基準値
とを比較して前記周波数発振要素の特性の良否を判定
し、判定結果を二値信号で出力する判定手段と、を備え
たことを特徴とする。
成するため、電圧制御型の周波数発振要素を内蔵した半
導体集積回路装置において、１ビットまたは複数ビット
で構成された外部からの二値信号を受ける試験用入力端
子と、所定の電圧範囲を等分して複数の試験電圧を発生
する電圧発生手段と、前記二値信号の状態に応じて前記
複数の試験電圧の一つを選択し、該選択された試験電圧
を前記周波数発振要素の制御入力に印加する選択手段
と、前記周波数発振要素の出力に現れた信号の立ち上が
り若しくは立ち下がりの数を計数する計数手段と、所定
の時間が経過した時点で前記計数手段の計数値と基準値
とを比較して前記周波数発振要素の特性の良否を判定
し、判定結果を二値信号で出力する判定手段と、を備え
たことを特徴とする。
【０００７】
【作用】本発明では、検査時における周波数発振要素の
外部との入出力インターフェースが二値信号によってデ
ィジタル的に行われる。したがって、その周波数発振要
素を内蔵する半導体集積回路装置がディジタル動作する
場合には、相方の試験環境をディジタルに統一して検査
コストの低減が図られる。
外部との入出力インターフェースが二値信号によってデ
ィジタル的に行われる。したがって、その周波数発振要
素を内蔵する半導体集積回路装置がディジタル動作する
場合には、相方の試験環境をディジタルに統一して検査
コストの低減が図られる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１、図２は本発明に係る半導体集積回路装置の
一実施例を示す図である。まず、図１を参照しながら、
本実施例の基本的な構成を説明する。図において、１０
は電圧制御型の周波数発振要素（図ではＶＣＯ；以下Ｖ
ＣＯで代表）である。なお、図ではＶＣＯを例にしてい
るが、これに限定されない。ＶＣＯを含むＰＬＬであっ
てもよいし、他の形式の周波数発振要素であってもよ
い。要は、アナログ電圧に応じてその出力周波数（位
相）が制御されるものであればよい。
する。図１、図２は本発明に係る半導体集積回路装置の
一実施例を示す図である。まず、図１を参照しながら、
本実施例の基本的な構成を説明する。図において、１０
は電圧制御型の周波数発振要素（図ではＶＣＯ；以下Ｖ
ＣＯで代表）である。なお、図ではＶＣＯを例にしてい
るが、これに限定されない。ＶＣＯを含むＰＬＬであっ
てもよいし、他の形式の周波数発振要素であってもよ
い。要は、アナログ電圧に応じてその出力周波数（位
相）が制御されるものであればよい。
【０００９】すなわち、ＶＣＯ１０は、通常使用時、端
子１１を介して与えられた制御電圧Ｖｃに応じた周波数
（位相）の信号ｆを、端子１２から出力するという機能
を有している。１３は試験電圧生成回路、１４は試験周
波数測定回路であり、いずれも本実施例に特有の回路で
ある。以下、各回路ごとに詳述すると、試験電圧生成回
路１３は、ｎビットで構成された外部からの二値信号Ｔ
0 、Ｔ1 、……、Ｔn-1 を受けるｎ個の試験用入力端子
１５0 、１５1 、……、１５n-1 と、ｎビットの二値信
号Ｔ0 〜Ｔn-1 をデコードするデコーダ１６と、該デコ
ーダ１６のデコード結果に従ってｍ個（ｍの最大は
２n ）の入力の一つを選択する選択手段１７と、所定の
電圧範囲（図ではＶＤＤとＧＮＤ間の電圧範囲）を等分
して複数の試験電圧Ｖ 0 〜Ｖm-1 を発生する抵抗分圧回
路を用いた電圧発生手段１８とを備える。なお、１９1
〜１９m は値の等しい抵抗素子である。
子１１を介して与えられた制御電圧Ｖｃに応じた周波数
（位相）の信号ｆを、端子１２から出力するという機能
を有している。１３は試験電圧生成回路、１４は試験周
波数測定回路であり、いずれも本実施例に特有の回路で
ある。以下、各回路ごとに詳述すると、試験電圧生成回
路１３は、ｎビットで構成された外部からの二値信号Ｔ
0 、Ｔ1 、……、Ｔn-1 を受けるｎ個の試験用入力端子
１５0 、１５1 、……、１５n-1 と、ｎビットの二値信
号Ｔ0 〜Ｔn-1 をデコードするデコーダ１６と、該デコ
ーダ１６のデコード結果に従ってｍ個（ｍの最大は
２n ）の入力の一つを選択する選択手段１７と、所定の
電圧範囲（図ではＶＤＤとＧＮＤ間の電圧範囲）を等分
して複数の試験電圧Ｖ 0 〜Ｖm-1 を発生する抵抗分圧回
路を用いた電圧発生手段１８とを備える。なお、１９1
〜１９m は値の等しい抵抗素子である。
【００１０】この構成によれば、外部からの二値信号Ｔ
0 〜Ｔn-1 の組み合わせに応じて試験電圧Ｖ0 〜Ｖm-1
の一つが選択され、その選択電圧がＶＣＯ１０に入力さ
れるという作用が得られる。したがって、外部とＶＣＯ
１０との間が二値信号Ｔ0 〜Ｔn-1 を介してディジタル
的にインターフェースされるから、ＶＣＯ１０の入力側
について、従来のようなアナログ手法を用いる必要はな
い。
0 〜Ｔn-1 の組み合わせに応じて試験電圧Ｖ0 〜Ｖm-1
の一つが選択され、その選択電圧がＶＣＯ１０に入力さ
れるという作用が得られる。したがって、外部とＶＣＯ
１０との間が二値信号Ｔ0 〜Ｔn-1 を介してディジタル
的にインターフェースされるから、ＶＣＯ１０の入力側
について、従来のようなアナログ手法を用いる必要はな
い。
【００１１】一方、試験周波数測定回路１４は、ＶＣＯ
１０の出力に現れた信号………周波数ｆで立ち上がり立
ち下がりを繰り返す信号………の立ち上がりまたは立ち
下がりの数を計数する計数手段としてのカウンタ２０
と、該カウンタ２０の出力の上位数ビットの論理一致を
検出する判定手段としてのアンドゲート２１とを備え
る。なお、２２はカウンタ２０をリセットするためのリ
セット信号Ｒを印加する端子である。
１０の出力に現れた信号………周波数ｆで立ち上がり立
ち下がりを繰り返す信号………の立ち上がりまたは立ち
下がりの数を計数する計数手段としてのカウンタ２０
と、該カウンタ２０の出力の上位数ビットの論理一致を
検出する判定手段としてのアンドゲート２１とを備え
る。なお、２２はカウンタ２０をリセットするためのリ
セット信号Ｒを印加する端子である。
【００１２】このような構成において、カウンタ２０の
計数値は、ＶＣＯ１０の発振周波数ｆに応じて変化す
る。例えば、ｆが正確に２０ＭＨｚである場合、カウン
タ２０を１秒間動作させ続ければ（もちろん、カウンタ
のビット数がそれに対応していると仮定して）、１秒後
の計数値は正確に２０Ｍ（メガ）になる。もし、ｆが２
０ＭＨｚに満たなければ計数値も２０Ｍ以下になるし、
ｆが２０ＭＨｚを越えていれば計数値も２０Ｍ以上にな
る。
計数値は、ＶＣＯ１０の発振周波数ｆに応じて変化す
る。例えば、ｆが正確に２０ＭＨｚである場合、カウン
タ２０を１秒間動作させ続ければ（もちろん、カウンタ
のビット数がそれに対応していると仮定して）、１秒後
の計数値は正確に２０Ｍ（メガ）になる。もし、ｆが２
０ＭＨｚに満たなければ計数値も２０Ｍ以下になるし、
ｆが２０ＭＨｚを越えていれば計数値も２０Ｍ以上にな
る。
【００１３】このように、ある時間内のカウンタ２０の
計数値から周波数ｆの値を測定できるが、上記例示のよ
うに１秒もの長い時間を設定するためには、カウンタ２
０のビット数を大幅に増やす必要があり、チップ内専有
面積やコストの増加を招くから現実的でない。そこで、
本実施例では、カウンタ２０のビット数を抑えるため
に、カウンタ２０の出力のうち、上位数ビットの同一論
理状態を検出するようにしている。
計数値から周波数ｆの値を測定できるが、上記例示のよ
うに１秒もの長い時間を設定するためには、カウンタ２
０のビット数を大幅に増やす必要があり、チップ内専有
面積やコストの増加を招くから現実的でない。そこで、
本実施例では、カウンタ２０のビット数を抑えるため
に、カウンタ２０の出力のうち、上位数ビットの同一論
理状態を検出するようにしている。
【００１４】これによると、所定の時間ｔｘが経過した
時点でアンドゲート２１の出力端子２３にＨレベルが現
れていれば、カウンタ２０の上位数ビットの重み値の合
計Σと、所定の時間ｔｘに周波数ｆの一周期長ｄを掛け
た値との一致を検査でき、少ないビット数で周波数ｆの
良否を判定できる。なお、この原理は、後述の具体例で
詳しく説明する。
時点でアンドゲート２１の出力端子２３にＨレベルが現
れていれば、カウンタ２０の上位数ビットの重み値の合
計Σと、所定の時間ｔｘに周波数ｆの一周期長ｄを掛け
た値との一致を検査でき、少ないビット数で周波数ｆの
良否を判定できる。なお、この原理は、後述の具体例で
詳しく説明する。
【００１５】以上のとおり、本実施例によれば、ＶＣＯ
１０の出力周波数の測定結果も、二値信号（アンドゲー
ト２３の出力）でディジタル的に得ることができる。し
たがって、前述の入力側のディジタル化と合わせて、Ｖ
ＣＯ１０の入出力の双方をディジタルでインターフェー
スできるから、ＶＣＯ１０を内蔵した半導体集積回路装
置と共通の試験環境で検査を行うことができ、コストの
低減を図ることができる。
１０の出力周波数の測定結果も、二値信号（アンドゲー
ト２３の出力）でディジタル的に得ることができる。し
たがって、前述の入力側のディジタル化と合わせて、Ｖ
ＣＯ１０の入出力の双方をディジタルでインターフェー
スできるから、ＶＣＯ１０を内蔵した半導体集積回路装
置と共通の試験環境で検査を行うことができ、コストの
低減を図ることができる。
【００１６】ここで、具体的な数値（言うまでもなくこ
の数値に限定するものではない）を当てはめて本実施例
の動作を説明する。図２はそのための説明図であるが、
信号やカウンタのビット数および試験電圧の種類を特定
した他は、図１と全く同じである。すなわち、試験端子
１５0 、１５1 に与えられる外部からの二値信号Ｔ0、
Ｔ1 は２ビットであり、デコーダ１６の出力は二値信号
Ｔ0 、Ｔ1 のビット数に合わせてＳ0 〜Ｓ3 までの４つ
である。また、スイッチ１７の選択入力は、デコーダ１
６の出力と同数の４つ（但し、そのうちの一つはオープ
ンで実質の入力は３つ）であり、電圧発生手段１８で作
られる試験電圧はＶ0 〜Ｖ2 の３つである。なお、ここ
では、電圧範囲を＋３Ｖ（ＶＤＤ）から０Ｖ（ＧＮＤ）
までとし、この範囲を等分割した値を各試験電圧Ｖ0 〜
Ｖ2 に与えている。すなわち、Ｖ 0 ＝＋２．２５Ｖ、Ｖ
1 ＝＋１．５Ｖ、Ｖ2 ＝＋０．７５Ｖである。さらに、
カウンタ２０はＤ0 〜Ｄ9 までの１０個の出力を持ち
（すなわち１０ビットのカウンタ）、且つ、アンドゲー
ト２１はそのうちの上位３ビット（Ｄ7 〜Ｄ9 ）の論理
一致を検出している。なお、Ｖ0 〜Ｖ2 の電圧値は、Ｖ
ＣＯ１０の入力電圧範囲を勘案して最適なものに設定す
ることは言うまでもない。
の数値に限定するものではない）を当てはめて本実施例
の動作を説明する。図２はそのための説明図であるが、
信号やカウンタのビット数および試験電圧の種類を特定
した他は、図１と全く同じである。すなわち、試験端子
１５0 、１５1 に与えられる外部からの二値信号Ｔ0、
Ｔ1 は２ビットであり、デコーダ１６の出力は二値信号
Ｔ0 、Ｔ1 のビット数に合わせてＳ0 〜Ｓ3 までの４つ
である。また、スイッチ１７の選択入力は、デコーダ１
６の出力と同数の４つ（但し、そのうちの一つはオープ
ンで実質の入力は３つ）であり、電圧発生手段１８で作
られる試験電圧はＶ0 〜Ｖ2 の３つである。なお、ここ
では、電圧範囲を＋３Ｖ（ＶＤＤ）から０Ｖ（ＧＮＤ）
までとし、この範囲を等分割した値を各試験電圧Ｖ0 〜
Ｖ2 に与えている。すなわち、Ｖ 0 ＝＋２．２５Ｖ、Ｖ
1 ＝＋１．５Ｖ、Ｖ2 ＝＋０．７５Ｖである。さらに、
カウンタ２０はＤ0 〜Ｄ9 までの１０個の出力を持ち
（すなわち１０ビットのカウンタ）、且つ、アンドゲー
ト２１はそのうちの上位３ビット（Ｄ7 〜Ｄ9 ）の論理
一致を検出している。なお、Ｖ0 〜Ｖ2 の電圧値は、Ｖ
ＣＯ１０の入力電圧範囲を勘案して最適なものに設定す
ることは言うまでもない。
【００１７】このような構成において、Ｔ0 、Ｔ1 、Ｓ
0 〜Ｓ3 、および、スイッチ１７の選択動作の関係を、
次表１のとおりと考える。 表１によれば、Ｔ0 、Ｔ1 の組み合わせに従って、複数
の試験電圧Ｖ0 〜Ｖ2が適宜に選択されていることが分
かる。ＶＣＯ１０は、これらの選択電圧に応じた周波数
（位相）の信号を出力することになる。なお、Ｔ0 ＝Ｔ
1 ＝１のときは、いずれの試験電圧も選択されないが、
これは通常時に用いられる動作モードである。 （以下余白）
0 〜Ｓ3 、および、スイッチ１７の選択動作の関係を、
次表１のとおりと考える。 表１によれば、Ｔ0 、Ｔ1 の組み合わせに従って、複数
の試験電圧Ｖ0 〜Ｖ2が適宜に選択されていることが分
かる。ＶＣＯ１０は、これらの選択電圧に応じた周波数
（位相）の信号を出力することになる。なお、Ｔ0 ＝Ｔ
1 ＝１のときは、いずれの試験電圧も選択されないが、
これは通常時に用いられる動作モードである。 （以下余白）
【００１８】ＶＣ０１０の出力周波数ｆを２０ＭＨｚ
（周期は５０ｎｓ）とすると、カウンタ２０の出力は５
０ｎｓの経過ごとに、次表２のように変化する。 表２において、カウンタ２０の出力の上位３ビットがす
べてＨレベル（“１”）に揃うときは、計数値が８９６
から１０２３までの間しかない。したがって、この８９
６〜１０２３の丁度中間の計数値（９６０）に対応した
時点（４８０００ｎｓ）で、アンドゲート２１の出力が
Ｈレベルになっていれば、ＶＣＯ１０の出力周波数ｆ
が、最低１８．６７ＭＨｚから最高２１．３２ＭＨｚま
での範囲に収まっていることが分かる（検査合格）。こ
れは、理想周波数（２０ＭＨｚ）の−６．７％から＋
６．６％の範囲に相当する。なお、最低周波数の１８．
６７ＭＨｚは、中間計数値（９６０）のときの時間（４
８００ｎｓ）を最低計数値（８９６）で割った値（５
３．５７ｎｓ；周期長）で与えられ、また、最大周波数
の２１．３２ＭＨｚは、同時間（４８００ｎｓ）を最大
計数値（１０２３）で割った値（４６．９２ｎｓ；周期
長）で与えられる。
（周期は５０ｎｓ）とすると、カウンタ２０の出力は５
０ｎｓの経過ごとに、次表２のように変化する。 表２において、カウンタ２０の出力の上位３ビットがす
べてＨレベル（“１”）に揃うときは、計数値が８９６
から１０２３までの間しかない。したがって、この８９
６〜１０２３の丁度中間の計数値（９６０）に対応した
時点（４８０００ｎｓ）で、アンドゲート２１の出力が
Ｈレベルになっていれば、ＶＣＯ１０の出力周波数ｆ
が、最低１８．６７ＭＨｚから最高２１．３２ＭＨｚま
での範囲に収まっていることが分かる（検査合格）。こ
れは、理想周波数（２０ＭＨｚ）の−６．７％から＋
６．６％の範囲に相当する。なお、最低周波数の１８．
６７ＭＨｚは、中間計数値（９６０）のときの時間（４
８００ｎｓ）を最低計数値（８９６）で割った値（５
３．５７ｎｓ；周期長）で与えられ、また、最大周波数
の２１．３２ＭＨｚは、同時間（４８００ｎｓ）を最大
計数値（１０２３）で割った値（４６．９２ｎｓ；周期
長）で与えられる。
【００１９】これに対し、周波数ｆが例えば、許容上限
オーバーの２１．５ＭＨｚの場合には、その周期長が４
６．５１ｎｓで、４８００ｎｓ経過時点での計数値が１
０３２となって、アンドゲート２１の出力はＬレベルと
なるから、許容範囲を外れていることを検出でき、不合
格とすることができる。または、周波数ｆが例えば、許
容下限アンダーの１８．６ＭＨｚの場合には、その周期
長が５３．７６ｎｓで、４８００ｎｓ経過時点での計数
値が８９６となって、やはり、アンドゲート２１の出力
はＬレベルとなるから、許容範囲を外れていることを検
出でき、不合格とすることができる。
オーバーの２１．５ＭＨｚの場合には、その周期長が４
６．５１ｎｓで、４８００ｎｓ経過時点での計数値が１
０３２となって、アンドゲート２１の出力はＬレベルと
なるから、許容範囲を外れていることを検出でき、不合
格とすることができる。または、周波数ｆが例えば、許
容下限アンダーの１８．６ＭＨｚの場合には、その周期
長が５３．７６ｎｓで、４８００ｎｓ経過時点での計数
値が８９６となって、やはり、アンドゲート２１の出力
はＬレベルとなるから、許容範囲を外れていることを検
出でき、不合格とすることができる。
【００２０】以上のように、本実施例では、少ないビッ
ト数のカウンタでも充分な精度（約±７％）でＶＣＯを
検査できるが、精度をより高めるには、単にアンドゲー
ト２１の入力ビット数を増やすだけでよい。例えば、１
ビット増やして４ビットにした場合には、以下のよう約
±４％の精度が得られる。すなわち、カウンタ２０の上
位４ビットがすべてＨレベルに揃うのは、上表２より、
計数値が９６０から１０２３までの間しかない。したが
って、この９６０〜１０２３の丁度中間の計数値（９９
２）に対応した時点（４９６００ｎｓ）で、アンドゲー
ト２１の出力がＨレベルになっていれば、ＶＣＯ１０の
出力周波数ｆが、最低１９．３５ＭＨｚから最高２０．
６３ＭＨｚまでの範囲に収まっていることが分かる（検
査合格）。これは、理想周波数（２０ＭＨｚ）の−３．
３％から＋３．１％の範囲に相当する。なお、最低周波
数の１９．３５ＭＨｚは、中間計数値（９９２）のとき
の時間（４９６００ｎｓ）を最低計数値（９６０）で割
った値（５１．６７ｎｓ；周期長）で与えられ、また、
最大周波数の２０．６３ＭＨｚは、同時間（４９６００
ｓ）を最大計数値（１０２３）で割った値（４８．４８
ｎｓ；周期長）で与えられる。
ト数のカウンタでも充分な精度（約±７％）でＶＣＯを
検査できるが、精度をより高めるには、単にアンドゲー
ト２１の入力ビット数を増やすだけでよい。例えば、１
ビット増やして４ビットにした場合には、以下のよう約
±４％の精度が得られる。すなわち、カウンタ２０の上
位４ビットがすべてＨレベルに揃うのは、上表２より、
計数値が９６０から１０２３までの間しかない。したが
って、この９６０〜１０２３の丁度中間の計数値（９９
２）に対応した時点（４９６００ｎｓ）で、アンドゲー
ト２１の出力がＨレベルになっていれば、ＶＣＯ１０の
出力周波数ｆが、最低１９．３５ＭＨｚから最高２０．
６３ＭＨｚまでの範囲に収まっていることが分かる（検
査合格）。これは、理想周波数（２０ＭＨｚ）の−３．
３％から＋３．１％の範囲に相当する。なお、最低周波
数の１９．３５ＭＨｚは、中間計数値（９９２）のとき
の時間（４９６００ｎｓ）を最低計数値（９６０）で割
った値（５１．６７ｎｓ；周期長）で与えられ、また、
最大周波数の２０．６３ＭＨｚは、同時間（４９６００
ｓ）を最大計数値（１０２３）で割った値（４８．４８
ｎｓ；周期長）で与えられる。
【００２１】これに対し、周波数ｆが例えば、許容上限
オーバーの２０．７ＭＨｚの場合には、その周期長が４
８．３１ｎｓで、４９６００ｎｓ経過時点での計数値が
１０２６となって、アンドゲート２１の出力はＬレベル
となるから、許容範囲を外れていることを検出でき、不
合格とすることができる。または、周波数ｆが例えば、
許容下限アンダーの１９．３ＭＨｚの場合には、その周
期長が５１．８ｎｓで、４９６００ｎｓ経過時点での計
数値が９５７となって、やはり、アンドゲート２１の出
力はＬレベルとなるから、許容範囲を外れていることを
検出でき、不合格とすることができる。
オーバーの２０．７ＭＨｚの場合には、その周期長が４
８．３１ｎｓで、４９６００ｎｓ経過時点での計数値が
１０２６となって、アンドゲート２１の出力はＬレベル
となるから、許容範囲を外れていることを検出でき、不
合格とすることができる。または、周波数ｆが例えば、
許容下限アンダーの１９．３ＭＨｚの場合には、その周
期長が５１．８ｎｓで、４９６００ｎｓ経過時点での計
数値が９５７となって、やはり、アンドゲート２１の出
力はＬレベルとなるから、許容範囲を外れていることを
検出でき、不合格とすることができる。
【００２２】
【発明の効果】本発明によれば、検査時における周波数
発振要素の外部との入出力インターフェースを二値信号
によってディジタル的に行うことができる。したがっ
て、その周波数発振要素を内蔵する半導体集積回路装置
がディジタル動作する場合には、相方の試験環境をディ
ジタルに統一でき、検査コストの低減を図ることができ
る。
発振要素の外部との入出力インターフェースを二値信号
によってディジタル的に行うことができる。したがっ
て、その周波数発振要素を内蔵する半導体集積回路装置
がディジタル動作する場合には、相方の試験環境をディ
ジタルに統一でき、検査コストの低減を図ることができ
る。
【図１】一実施例の基本構成図である。
【図２】一実施例の具体的な数値を用いた説明図であ
る。
る。
【図３】ＶＣＯの入力電圧−出力周波数特性図である。
１０：ＶＣＯ（周波数発振要素） １５0 〜１５n-1 ：試験用入力端子 １７：スイッチ（選択手段） １８：電圧発生手段 ２０：カウンタ（計数手段） ２１：アンドゲート（判定手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/099
Claims (1)
- 【請求項１】電圧制御型の周波数発振要素を内蔵した半
導体集積回路装置において、 １ビットまたは複数ビットで構成された外部からの二値
信号を受ける試験用入力端子と、 所定の電圧範囲を等分して複数の試験電圧を発生する電
圧発生手段と、 前記二値信号の状態に応じて前記複数の試験電圧の一つ
を選択し、該選択された試験電圧を前記周波数発振要素
の制御入力に印加する選択手段と、 前記周波数発振要素の出力に現れた信号の立ち上がり若
しくは立ち下がりの数を計数する計数手段と、 所定の時間が経過した時点で前記計数手段の計数値と基
準値とを比較して前記周波数発振要素の特性の良否を判
定し、判定結果を二値信号で出力する判定手段と、を備
えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154206A JPH095398A (ja) | 1995-06-21 | 1995-06-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154206A JPH095398A (ja) | 1995-06-21 | 1995-06-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH095398A true JPH095398A (ja) | 1997-01-10 |
Family
ID=15579169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7154206A Pending JPH095398A (ja) | 1995-06-21 | 1995-06-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH095398A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1325666A2 (en) * | 2000-08-18 | 2003-07-09 | Luxine Inc. | Induction heating and control system and method with high reliability and advanced performance features |
-
1995
- 1995-06-21 JP JP7154206A patent/JPH095398A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1325666A2 (en) * | 2000-08-18 | 2003-07-09 | Luxine Inc. | Induction heating and control system and method with high reliability and advanced performance features |
| EP1325666A4 (en) * | 2000-08-18 | 2007-03-21 | Luxine Inc | INDUCTION HEATING AND CONTROL SYSTEM AND METHOD WITH HIGH RELIABILITY AND ADVANCED PERFORMANCE FEATURES |
| US8803048B2 (en) | 2000-08-18 | 2014-08-12 | The Vollrath Company, L.L.C. | Induction heating and control system and method with high reliability and advanced performance features |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040615 |