KR100211230B1 - 열밸런스회로 - Google Patents

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KR100211230B1 KR1019970700672A KR19970700672A KR100211230B1 KR 100211230 B1 KR100211230 B1 KR 100211230B1 KR 1019970700672 A KR1019970700672 A KR 1019970700672A KR 19970700672 A KR19970700672 A KR 19970700672A KR 100211230 B1 KR100211230 B1 KR 100211230B1
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오우라 히로시
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Abstract

CMOS·IC를 지연회로로서 이용하는 경우에, 이 지연회로에의 입력신호의 주파수가 변하더라도 입력신호에 일정한 지연시간을 부여할 수 있는 열밸런스 회로를 제공한다. CMOS·IC내에 지연회로(10)및 이 지연회로와 동일한 구성의 더미회로(11)를 설치한다. 지연회로에 공급하는 제 1펄스신호(CP1)를 일정시간 계수하는 카운터 및 이 카운터의 계수치와 미리 정한 설정치와의 차를 구하는 연산수단을 설치하고, 이 연산수단으로 부터 산출된 차의 값과 동일한 개수의 제 2의 펄스신호를 더미회로에 공급하고, 단위시간내에 CMOS·IC에 공급하는 제 1 및 제 2펄스의 수를 일정치로 규정함으로써, CMOS·IC의 발열량을 균일화 한다.

Description

열밸런스회로
IC로 구성되는 메모리를 시험하기 위한 메모리 시험장치에 있어서는 시험의 타이밍을 규정하기 위하여, 기준 타이밍신호(펄스)로부터 소정의 지연시간이 주어진 클록신호(펄스)를 발생시키고, 이 클록펄스의 타이밍으로 시험패턴 신호를 생성하고, 이 시험패턴신호를 피시험메모리에 부여하여 시험하고 있다.
기준 타이밍 펄스에 지연시간을 부여하는 지연회로로서는 일반적으로 클록펄스의 펄스간격을 지연단위로 하여 지연시간을 단계적으로 변환할 수 있는 스텝가변형 지연회로와, 클록펄스의 펄스간격보다 짧은 펄스 간격내의 미소의 지연시간을 부여할 수 있는 미소지연회로가 사용되고, 스텝가변형 지연회로의 지연시간과 미소지연회로의 지연시간과의 조합에 의하여 임의의 지연시간을 부여할 수 있도록 구성되어 있다. 이 발명은 후자의 미소지연회로의 개량에 관한 것이다.
이 종류의 미소지연회로는 일반적으로 CMOS·IC로 형성되는 능동소자열을 이용하고 있다. CMOS·IC를 지연회로로서 이용하는 이유는 CMOS·IC가 무신호상태에서는 소비전력이 극히 작고, 따라서 발열량을 작게 억제할 수 있기 때문이다.
CMOS·IC로 구성되는 지연회로는 신호가 입력되고 능동소자가 온, 오프 동작을 시작하면, 전력을 소비하는 상태로 된다. IC내의 온도는 전력소비량에 비례하여 상승하고, 이 온도변화에 의하여 입력신호의 지연시간이 변화하는 문제가 있다. 특히 지연시켜야 할 입력신호의 주파수가 높아짐에 따라 전력소비량이 상승하고, 이에 동반하여 지연시간이 변화하는 결점이 있다.
이 발명은 예를들면 CMOS(상보형 MOS)구조의 반도체 집적회로(CMOS·IC)와 같은 반도체 집적회로(IC)로 구성되는 회로의 소비전력량을 밸런스시킴으로써, IC내의 온도를 일정치로 유지시키는 경우에 사용되는 열밸런스회로에 관련된다.
도 1은 이 발명에 의한 열 밸런스회로의 일실시예를 도시하는 블록도이다.
도 2는 도 1의 열 밸런스회로의 동작을 설명하기 위한 파형도이다.
발명을 실시하기 위한 최량의 형태
도 1에는 이 발명에 의한 열 밸런스회로의 일실시예를 도시한다. 이 열 밸런스회로는 입력신호에 소정의 지연시간을 부여하기 위한 지연회로(10)및 이 지연회로(10)에 근접하여 설치되고 동시에 지연회로(10)와 동일한 회로로 구성된 더미회로(11)를 포함한다. 이들 지연회로(10) 및 더미회로(11)는 하나의 CMOS·IC로 형성되어 있다. 지연회로(10)에는 제 1의 펄스공급로(12)가 접속되고, 지연되어야 할 제 1의 펄스신호(CP1)는 이 제 1펄스공급로(12)를 통하여 지연회로(10)에 입력된다. 더미회로(11)에는 제 2의 펄스공급로(13)가 후술하는 펄스추출회로(27)의 AND게이트(14)들 사이에 접속되고, 제 2의 펄스신호(CP2)가 이 제 2의 펄스공급로(13) 및 AND게이트(14)들 사이의 더미회로(11)에 입력된다. 더미회로(11)에 공급되는 제 2의 펄스신호(CP2)의 주파수(F2)는 지연회로(10)에 공급되는 제1의 펄스신호(CP1)의 최고주파수(Fm)와 동일하거나 또는 그 이상의 주파수로 선정된다. 즉, F2gFm로 선정된다. 더욱이, 이하에 있어서는 제 2의 펄스신호(CP2)의 주파수(F2)가 제 1의 펄스신호(CP1)의 최고 주파수(Fm)보다 높은 값으로 선정된 경우를 예로서 설명한다.
제 1펄스공급로(12)에는 AND게이트(22)들 사이에 카운터(15)가 접속되어 있다. 이 카운터(15)는 제 1의 펄스공급로(12)를 통하여 지연회로(10)에 입력되는 제 1펄스신호(CP1)를 미리 설정한 일정시간동안 계수하는 동작을 행한다. 이 때문에, 이 실시예에서는 시간계측수단(16)이 설치되고, 이 시간계측수단(16)에 의하여 카운터(15)를 일정시간동안 계수동작시키도록 하고 있다. 이 실시예에서는 시간계측수단(16)은 입력단자가 제 2의 펄스공급로(13)에 접속되고, 이 제 2펄스공급로(13)를 통하여 공급되는 제 2의 펄스신호(CP2)를 소정의 개수만큼 계수하는 카운터(17), 이 카운터(17)의 계수치가 소정치에 도달한 것을 검출하는 AND게이트(18 및 19)및, AND게이트(18)의 출력신호를 극성반전하여 출력하는 인버터(21)로 구성되어 있다. 구체적으로 카운터(17)의 5개의 출력단자(Q1∼Q5)가 AND게이트(18)의 입력에 접속되고, 카운터(17)의 나머지의 출력단자(Q6)가 AND게이트(19)의 한쪽의 입력에 접속된다. AND게이트(19)의 다른쪽의 입력은 제 2의 펄스공급로(13)에 접속되고, 그 출력은 카운터(15 및 17)의 클록단자(CL)에 각각 접속되어 있다. 또, AND게이트(18)의 출력은 인버터(21)들 사이에 AND게이트(22)의 한쪽 입력에 접속되어 있다. 따라서, AND게이트(18)는 카운터(17)의 5개의 출력단자(Q1∼Q5)의 출력이 모두 논리 하이레벨(이하, H로 약칭한다)로 되었을 때에만(이는 32카운트에 상당한다) H신호를 출력함으로, 카운터(17)의 계수치가 32에 도달한 것을 검출한다. 이 AND게이트(18)의 검출출력(H신호)은 인버터(21)를 통하여 카운터(15)의 입력측에 접속된 AND게이트(22)의 한쪽의 입력단자에 공급된다. 이 AND게이트(22)의 다른쪽의 입력단자는 제 1의 펄스공급로(12)에 접속되어 있으므로 카운터(17)의 계수치가 32카운트에 도달하면, 인버터(21)의 출력이 논리로우레벨(이하, L로 약칭한다)로 하강하고, AND게이트(22)를 닫은 상태로 제어한다. 이로써 카운터(15)는 계수동작을 정지한다.
제 2의 펄스신호(CP2)의 주파수(F2)가 항상 일정한 주파수이면, 카운터(17)가 제 2의 펄스신호(CP2) 32개를 계수하는 시간은 항상 일정하게 된다. 따라서, 카운터(15)는 제 1펄스신호(CP1)를 항상 일정시간동안 계수한다. 더욱이, 시간계측수단(16)의 구성은 임의로 변경할 수 있다.
카운터(15)가 계수한 계수치는 후단의 연산수단(23)에 공급된다. 이 연산수단(23)은 카운터(15)로 계수한 값과 미리 정한 값과의 차를 구하고 이 차신호를 NAND게이트(24)들 사이에 있는 후단의 펄스추출회로(27)에 공급하도록 동작한다. 펄스추출회로(27)는 플립플롭(25), 인버터(26)및 AND게이트(14)로 구성되고, 상기 카운터(15)의 계수치와 미리 정한 값과의 차의 값과 동일한 수의 제 2펄스신호(CP2)를 추출하여 더미회로(11)에 입력하는 동작을 행한다.
상기 연산수단(23)으로써, 이 실시예에서는 프리세트 가능한 카운터를 이용한 구성을 나타낸다. 이 프리세트 가능한 카운터의 로드(LOAD)입력단자(LD)에 시간계측수단(16)의 AND게이트(18)로부터의 출력신호를 부여하고, 또한 입력단자에는 제 2의 펄스신호(CP2)를 부여한다. 이 프리세트 가능한 카운터는 5개의 출력단자(Q1∼Q5)가 NAND게이트(24)의 입력단자에 접속되어 있으므로, 시간계측수단(16)의 카운터(17)와 같이 5개의 출력단자(Q1∼Q5)의 출력이 모두 H로 되었을 때가 풀카운트치(32카운트)이다.
이와같이 구성하면, 카운터(17)의 계수치가 32카운트에 도달하고, AND게이트(18)가 H신호를 출력한 시점에서 연산수단(23)에 카운터(15)의 계수치가 입력된다. 연산수단(23)을 구성하는 카운터는 카운터(15)의 계수치를 입력시키기 전 상태에서는 앞의 제 2의 펄스신호(CP2)를 32카운트를 계수한 상태에서 정지한다. 이는 상술한 바와같이 제 2의 펄스신호의 주파수가 제 1의 펄스신호의 주파수 보다도 높기때문이다. 이 때문에 NAND게이트(24)는 L신호를 출력하고 있는 상태에 있고, 펄스추출회로(27)의 플립플롭(25)에는 극성반전한 H신호가 입력된다. 그 결과, 플립플롭(25)은 H신호를 그의 Q출력단자로 부터 출력하고, 그 H신호는 인버터(26)에 의해 L신호로 반전되어 AND게이트(14)에 공급됨으로, AND게이트(14)는 닫은 상태로 된다.
이에 대하여, 연산수단(23)에 카운터(15)의 계수치가 입력된다. 이 계수치는 32카운트 보다도 작음으로, NAND게이트(24)는 H신호를 출력한다. 따라서 플립플롭(25)에는 L신호가 입력되고, 그 출력단자(Q)에는 L신호가 출력된다. 이 L신호출력은 인버터(26)에서 극성이 반전됨으로, AND게이트(14)에는 H신호가 부여되고, AND게이트(14)는 열린 상태로 제어된다.
이상의 동작의 결과, 연산수단(23)에 카운터(15)의 계수치가 입력됨과 동시에 AND게이트(14)가 열림상태로 제어되고, 더미회로(11)에 제 2의 펄스신호(CP2)가 공급된다. 더나아가 연산수단(23)은 입력된 카운터(15)의 계수치(32카운트 보다도 작음으로)로부터 제 2의 펄스신호(CP2)의 계수를 개시한다. 연산수단(23)이 풀카운트치(32카운트)에 도달하면, 즉 카운터(15)의 계수치와 자기의 풀카운트치(32카운트)와의 차의 값인 제 2의 펄스신호 수의 계수를 마치면, NAND게이트(24)의 출력은 L로 되고, 이 신호가 플립플롭(25)에 H신호로서 입력됨으로, 인버터(26)의 출력은 L로 하강하고, AND게이트(14)는 닫힌 상태로 제어한다.
이리하여, AND게이트(14)는 도 2E에 도시하는 바와같이, 카운터(17)가 제 2의 펄스신호(CP2)를 32개 만큼 계수한 시점(T1)에서 열림상태로 되고, 제 2의 펄스신호(CP2)를 더미회로(11)에 공급하기 시작하고, 연산수단(23)의 계수치가 풀카운트치에 도달한 시점(T2)에서 닫힌 상태로 제어되어 더미회로(11)에의 제 2의 펄스신호(CP2)의 공급을 정지한다. 따라서, 도시된 실시예에서는 플립플롭(25), 인버터(26) 및 AND게이트(26)가 제2의 펄스신호를 추출하는 펄스추출회로(27)를 구성하는 것으로 된다.
다음에, 도 2를 참조하여 구체적으로 설명한다. 도 2에서는 도시된 바와같이, 도 2A에 도시하는 제 1의 펄스신호(CP1)의 최고의 주파수(Fm)보다도 도 B에 도시하는 제 2의 펄스신호(CP2)의 주파수(F2)는 높은 값으로 설정되어 있다. 즉 FmF2이다. 카운터(15)에 의하여 계수된 제 1의 펄스신호(CP1)의 수를 N1(도 2A)로 하고, AND게이트(14)를 통하여 더미회로(11)에 공급된 제 2의 펄스신호(CP2)의 수를 N2(도 2의 F)로 한 경우, N1과 N2의 합은 이 예에서는 상술한 바와같이 항상 32로 된다. 즉, N1+N2=32이다.
이 관계는 제 1의 펄스신호(CP1)의 주파수가 변하더라도 유지되어, 각 주기마다 제 1의 펄스신호(CP1)의 계수치에 대하여, 미리 정한 수치(연산수단(2)의 풀카운트치 32)에 대하여 부족한 수의 제 2의 펄스신호(CP2)가 더미회로(11)에 공급됨으로, 평균하여 보면 하나의 CMOS·IC로 구성된 지연회로(10) 및 더미회로(11)에서의 발열량, 즉 두 회로를 구성하는 CMOS·IC내의 발열량을 일정치로 유지할 수 있다.
더욱이, 도 2C에 도시하는 신호(로드)는 카운터(17)가 풀카운트치에 도달하였을 때에 AND게이트(18)로부터 연산수단(23)에 공급되는 로드신호이고, 도 2D에 도시하는 신호(클리어)는 AND게이트(19)로부터 카운터(15 및 17)의 클리어 입력단자(CL)에 공급되는 클리어 신호를 도시한다.
상기 실시예에서는 지연회로 및 더미회로를 하나의 CMOS·IC로 구성하였지만, CMOS·IC이외의 다른 집적회로에 의하여 지연회로 및 더미회로를 구성한 경우에도 본 발명이 적용될 수 있고, 동일한 작용효과가 얻어진다.
이상 설명한 바와같이, 이 발명에 의하면, 지연회로에 공급되는 제 1의 펄스신호(CP1)의 수를 일정시간내에 카운터(15)로 계수하고, 이 계수치(N1)가 미리 정한 설정치(연산수단(23)을 구성하는 카운터의 풀카운트치)에 대하여 부족한 수와 동일한 개수(N2)의 제 2의 펄스신호(CP2)를 더미회로(11)에 공급하도록 구성함므로써, 지연회로(10) 및 더미회로(11)에 부여되는 펄스의 총수를 일정치로 유지할 수 있다. 이 관계는 제 1의 펄스신호(CP1)의 주파수가 변화더라도 유지된다. 따라서, 지연회로(10)에 입력되는 신호의 주파수가 변하더라도 지연회로(10) 및 더미회로를 구성하는 CMOS·IC와 같은 반도체 집적회로내에서의 발열량을 일정치로 유지할 수 있음으로써, 제 1의 펄스신호(CP1)의 주파수가 변하더라도 지연회로(10)의 지연시간을 일정치로 유지할 수 있는 이점을 얻을 수 있다.
발명의 개시
이 발명의 하나의 목적은 지연회로에 공급되는 입력신호의 주파수가 변화하더라도 일정한 지연시간을 이 입력신호에 부여할 수 있는 열밸런스회로를 제공하는 것에 있다.
이 발명의 다른 목적은 지연회로와 같은 회로구성의 더미(dummy)회로를 이 지연회로에 근접하여 설치하고, 지연회로에 공급되는 입력신호의 주파수가 변화하더라도 두 회로에서 소비되는 전력량을 실질적으로 일정하게 유지할 수 있는 열밸런스회로를 제공하는 것에 있다.
이 발명에 의하면, 상기 목적은 지연되어야 할 제 1의 펄스신호가 공급되는 지연회로, 상기 제 1의 펄스신호를 이 지연회로에 공급하는 제 1의 펄스공급로, 제 1의 펄스공급로를 통하여 공급되는 제 1의 펄스신호의 수를 일정시간 동안 계수하는 카운터와 이 카운터에 의해 계수된 제 1의 펄스신호의 계수치와 미리 정한 값과의 차를 구하는 연산수단 및 이 연산수단으로부터 산출되는 차의 값과 동일한 수의 제 2의 펄스신호가 공급되고 상기 지연회로에 근접하여 설치되고 상기 지연회로와 동일한 회로구성의 더미회로를 구비하는 밸런스회로를 제공하는 것에 의하여 달성된다.
상기 지연회로는 CMOS·IC와 같은 반도체 집적회로로 형성되어 있고, 상기 제 2의 펄스신호의 주파수는 지연되어야 할 상기 제 1의 펄스신호의 최고 주파수와 동일하거나 그 이상의 높은 주파수로 선정되어 있다. 그리고, 지연되어야 할 상기 제 1의 펄스신호의 주파수가 변화하더라도 지연회로 및 더미회로에서 소비되는 전력량은 일정치로 유지된다.
따라서, 이 발명에 의한 열밸런스회로에 의하면, 일정시간내에 입력되는 제 1의 펄스신호의 수가 계수되고, 그 계수치와 미리 설정한 값과의 차의 개수만큼의 제 2의 펄스신호가 더미회로에 부여됨으로, 지연되어야 할 제 1의 펄스신호의 주파수가 변하여라도, 열밸런스회로 전체의 전력소비량을 일정치로 유지할 수 있다. 따라서 이 제1의 펄스신호에 부여되는 지연시간이 일정치로 유지될 수 있다.

Claims (7)

  1. 입력신호에 소정의 지연시간을 부여하여 출력하는 지연회로와 상기 지연회로에 접속되어, 지연되어야 할 제 1의 펄스신호를 상기 지연회로에 공급하기 위한 제 1의 펄스공급로,
    상기 제 1의 펄스공급로로부터 공급되는 제 1의 펄스신호의 주파수와 동일하거나 그 이상의 주파수의 제 2의 펄스신호를 공급하기 위한 제 2의 펄스공급로,
    미리 정한 일정시간내에 상기 제 1의 펄스신호의 수를 계수하는 카운터,
    상기 카운터의 계수치와 미리 정한 값과의 차를 구하는 연산수단과,
    상기 연산수단에서 구한 차와 동일한 수의 상기 제 2의 펄스신호를 추출하는 펄스추출수단, 및
    상기 펄스 추출수단에 의하여 추출된 상기 제 2의 클록펄스가 부여되고, 동시에 상기 지연회로에 근접하여 설치된 상기 지연회로와 동일한 구성의 더미회로를 구비하는 것을 특징으로 하는 열밸런스회로.
  2. 제 1 항에 있어서, 상기 연산수단은 프리세트 가능한 카운터에 의하여 구성되고, 상기 프리세트 가능한 카운터는 상기 풀카운트치와 상기 카운터로 부터 입력된 상기 카운터의 계수치와의 차를 구하도록 동작하는 것을 특징으로 하는 열밸런스회로.
  3. 제 1 항에 있어서, 상기 지연회로 및 더미회로는 하나의 반도체 집적회로로서 구성되어 있는 것을 특징으로 하는 열밸런스회로.
  4. 제 3 항에 있어서, 상기 반도체 집적회로가 CMOS·IC인 것을 특징으로 하는 열밸런스회로.
  5. 제 1 항 또는 2 항에 있어서, 상기 카운터가 상기 제 1펄스신호를 계수하는 시간을 일정하게 제어하기 위한 시간계측수단을 더욱 포함하는 것을 특징으로 하는 열밸런스회로.
  6. 제 5 항에 있어서, 상기 시간계측수단은 상기 제 2의 펄스공급로에 접속된 카운터 및 상기 카운터의 출력을 논리제어하는 논리회로로 구성되어 있고, 상기 카운터가 상기 제 2의 펄스신호의 계수를 시간계측한 후 풀카운트치에 도달하기까지의 시간에, 상기 제 1의 펄스신호를 계수하는 동작을 수행하게 하는것을 특징으로 하는 열밸런스회로.
  7. 제 5 항에 있어서, 상기 시간계측수단은 상기 제 2의 펄스공급로에 접속된 카운터 및 상기 카운터의 출력을 논리제어하는 논리회로로 구성되어 있고, 상기 카운터가 풀카운트 치에 도달하였을 때에 상기 제 1의 펄스신호를 계수하는 카운터의 계수치를 상기 연산수단에 입력시키도록 하는 것을 특징으로 하는 열밸런스회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008686A (en) * 1997-06-24 1999-12-28 Advantest Corp. Power consumption control circuit for CMOS circuit
WO2003043192A1 (de) * 2001-11-12 2003-05-22 Infineon Technologies Ag Verfahren zur vermeidung von transienten bei schaltvorgängen in integrierten schaltkreisen sowie integrierter schaltkreis
US7085982B2 (en) 2002-01-18 2006-08-01 Hitachi, Ltd. Pulse generation circuit and semiconductor tester that uses the pulse generation circuit
DE112005002247T5 (de) 2004-09-27 2007-08-09 Advantest Corp. Verbrauchsstrom-Ausgleichsschaltung, Verfahren zum Einstellen eines Ausgleichsstrombetrags, Zeitgeber und Halbleitertestgerät
JP2009130715A (ja) * 2007-11-26 2009-06-11 Toshiba Corp クロック生成回路
JP2009145126A (ja) * 2007-12-12 2009-07-02 Fujitsu Microelectronics Ltd 半導体集積回路及びその制御方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833695A (en) * 1987-09-08 1989-05-23 Tektronix, Inc. Apparatus for skew compensating signals
JPH02296410A (ja) * 1989-05-11 1990-12-07 Mitsubishi Electric Corp 遅延回路
US5136180A (en) * 1991-02-12 1992-08-04 Vlsi Technology, Inc. Variable frequency clock for a computer system

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