JP2553350B2 - パルスカウント回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はパルス信号をカウントするパルスカウンタ
回路に関し、特に詳しく言うと、マイクロコンピュータ
等の中央演算装置によりカウンタの動作時間を制御して
その時間におけるパルス信号の数をカウントするように
したパルスカウンタ回路に関する。

［発明の技術的背景］ 測定機器等において、その測定値を例えばA/D変換し
てデジタル信号にし、そのパルス信号の数により判読可
能な測定結果として表示することは広く行なわれてい
る。パルス信号の数のカウントの読込み装置としては、
例えば、被測定信号を常時カウントするカウンタと、あ
る一定間隔で計時信号をマイクロコンピュータ等で構成
された中央演算装置（以下、CPUと称する）に送る発振
器とを設け、CPUは制御信号が印加されるとその時のカ
ウンタの値を読むようにするものがある。

［発明が解決しようとする問題点］ 上述の構成は簡単ではあるが、データを取込むタイミ
ングがCPUのソフトウエアに依存するため、常に一定と
は限らない欠点がある。そこでカウンタとCPU間にフリ
ップフロップ回路等で構成されたラッチ回路を介在さ
せ、このラッチ回路にも発振器からの信号を印加するよ
うにしておき、発振器からの信号が印加される度にこの
ラッチ回路でカウンタ値をラッチするようにすれば、デ
ータのラッチをかけるタイミングが常に一定となり、正
確な時間間隔でカウンタ値を取込むことができる。しか
しながら、取込むデータのビットを多くしたい場合に
は、それにともなって各ビツト毎にラッチ回路が必要な
ため、多数のラッチ回路が必要となり、全体的な構成が
複雑かつ大型化してしまう。

そこでこの発明の目的は、簡単な構成により正確な時
間間隔でパルス信号をカウントすることができるパルス
カウント回路を提供することである。

［問題点を解決するための手段］ この発明は、被測定信号であるパルス信号を中央処理
装置で制御される時間間隔でカウンタによりカウントす
るパルスカウント回路において、カウンタへのパルス信
号の入力を制御するスイッチ回路と、正確な時間間隔を
もって計時信号を発生する計時信号発生手段と、中央処
理装置からの制御信号と計時信号とによりスイッチ回路
を制御する制御回路とを備え、中央処理装置は計時信号
をカウントし、所定のカウント値に達した時に制御回路
に制御信号を出力して制御回路を動作可能にし、制御回
路は制御信号が印加された後、次の計時信号が印加され
た時から更に次の計時信号が印加されるまでの間、パル
ス信号がカウンタに印加されるようにスイッチ回路を切
換え、もって計時信号により設定される時間でパルス信
号をカウントすることを特徴とするものである。

［作用］ 被測定信号のパルス信号は常時スイッチ回路に加えら
れるが、このスイッチ回路は制御回路によりそのオンオ
フ動作が制御されている。この制御回路は計時信号発生
手段からの正確に時間制御された計時信号とCPUからの
制御信号により制御されており、制御信号が到来しない
限り、パルス信号がカウンタに印加されないようにスイ
ッチ回路を制御している。制御信号が到来し、次の計時
信号が印加されるまでの間、パルス信号をカウンタに印
加するようにスイッチ回路を切換える。したがって、計
時信号により設定された時間だけパルス信号をカウント
することができる。このように、制御回路の制御はCPU
によりそのきっかけが与えられ、それ以後のカウントに
要する時間等はハードウエアで処理されるので、正確な
時間間隔におけるパルス信号をカウントすることができ
る。

［実 施 例］ 以下、この発明のパルスカウント回路を図面に示す一
実施例について説明すると、被測定信号発生部１からの
パルス信号はスイッチ回路２を介してカウンタ３に加え
られ、パルス数がカウントされ、そのデータはCPU4に入
力される。CPU4は正確な周波数で連続的に発振する発振
器５からの出力を分周する分周器６の分周周期を設定す
るように接続されているとともに、その内部カウンタ７
により分周器６の出力パルスをカウントして、例えば初
期値をハイレベルとすると、分周器６の出力パルスのカ
ウント値がCPU4のソフトウエアにより設定された所定値
に達するとローレベルのパルスを制御信号として出力す
る。分周器６の出力は、CPU4と分周器６とによりスイッ
チ回路２のオンオフを制御する制御回路８に接続されて
いる。

スイッチ回路２は２入力オアゲート11で構成され、一
方の入力側が被測定信号発生部１の出力側に接続され、
その出力側はカウンタ３の入力側に接続されている。

制御回路８は、２入力オアゲート12とＤタイプのフリ
ップフロップ（以下、FF回路と称する）13とで構成さ
れ、オアゲート12の一方の入力側はCPU4の内部カウンタ
７の出力パルスが印加されるように接続されており、そ
の出力側はFF回路13のデータ入力端子（DATA）に接続さ
れている。FF回路13のクロック入力端子（CLOCK）は分
周器６の出力側に接続され、そのＱ出力端子はオアゲー
ト11の他方の入力側に接続され、Ｑ出力端子はオアゲー
ト12の他方の入力側に接続されている。

次にこのパルスカウント回路の動作を第２図および第
３図とともに説明する。被測定信号発生部１で発生した
パルス信号は、スイッチ回路２のオアゲート11の一方の
入力側に印加される。一方、発振器５は正確な周波数で
連続的に発振を行なっており、その発振出力は分周器６
に印加される。分周器６はCPU4により設定された一定の
分周周期毎に１つのパルス信号を出力する。この分周器
６の出力パルス信号はCPU4および制御回路８のFF回路13
のクロック入力端子に印加される。

CPU4は分周器６の分周数を設定するとともに、初期値
が上述したようにハイレベルの場合は、ハイレベル信号
（以下Ｈと称する）をオアゲート12に印加している。CP
U4は分周器６よりの出力を内部カウンタ７により計数し
ており、所定の計数値に達するとオアゲート12にローレ
ベル信号（以下Ｌと称する）を送る。CPUは分周器６か
らの信号の計数処理をソフトウェアにて管理して出力を
発生するため、ソフトウェア実行時間等により分周器６
からの出力信号の発生時間とCPU4からのオアゲート12へ
の信号レベルの切換え時間との関係は一定しない。

初期の状態において、CPU4は分周器６からの信号が所
定の計数値に達しないためオアゲート12へはＨを送出し
ている。このため、FF回路13は分周器６からの信号によ
りＱ出力がＨ、出力端子がＬとなってこの状態を維持
する。FF回路13のＱ出力が送出されるオアゲート11はＨ
に固定されるためカウンタ３は計数動作を行わない。分
周器６からの信号が所定の計数値に達すると、CPU4はオ
アゲート12へＬを送出する。CPU4はＬ信号送出後は、次
の分周器６からの信号により再びオアゲート12への出力
をＬからＨに転ずる。CPU4のオアゲート12への出力がＬ
となると、FF回路13の出力がＬでありオアゲート12は
FF回路13へＬを送出する。この状態において、分周器６
からの信号が入力されるとFF回路13は出力を反転し、Ｑ
出力がＬ、出力がＨとなる。FF回路13の出力がＨと
なると、オアゲート12の出力もＨとなり、分周器６から
の次の信号により再びＱ出力がＨ、出力がＬとなる。
CPU4は前述の如くオアゲート12へＬ出力を発生した後、
分周器６の次の信号により再びＨに転ずるが、分周器６
からのこの信号によりFF回路13も前述の如くＱ出力が
Ｈ、出力がＬに転じている。CPU4からオアゲート12へ
のＨ信号によりFF回路13は再び状態維持となる。

このようにFF回路13のＱ出力のＬ出力の信号発生はCP
U4によってその発生が制御されるものの、その発生時間
は発振器５および分周器６によって決定される時間に等
しくなる。

FF回路13のＱ出力がＬとなると、オアゲート11は被測
定信号発生部１の信号に同期して変化する出力を発生
し、この出力がカウンタで計数される。よってこのカウ
ンタの計数値はCPU4のソフトウェア実行時間等に無関係
に前述の発振器５および分周器６によって決定される精
度の高い定時間計数値となる。

［発明の効果］ 以上のようにこの発明のパルスカウント回路は、被測
定信号をカウントするカウンタのカウント動作時間が、
スイッチ回路と、このスイッチ回路のオンオフ動作を制
御する制御回路およびこの制御回路の動作を規制するた
めの計時信号を発生する計時信号発生手段とにより設定
されており、CPUは制御回路の動作のきっかけを与えて
いるのみであるので、正確な時間間隔でカウンタのカウ
ント動作を制御することができる。スイッチ回路のオン
オフのきっかけは制御回路を介してCPUで調整できるの
で、カウンタのカウント動作間隔はCPUのソフトウエア
により設定できる。また上述実施例のように分周器の分
周周期をCPUで調整できるようにすれば、その出力信号
の出力間隔も任意に設定することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック線図、第２
図はそのタイミングチャート、第３図はそのフローチャ
ートである。 図面において、１は被測定信号発生部、２はスイッチ回
路、３はカウンタ、４はCPU、５は発振器、６は分周
器、７は内部カウンタ、８は制御回路、11,12はオアゲ
ート、13はFF回路である。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】被測定信号であるパルス信号を中央処理装
   置で制御される時間間隔でカウンタによりカウントする
   パルスカウント回路において、前記カウンタへの前記パ
   ルス信号の入力を制御するスイッチ回路と、正確な時間
   間隔をもって計時信号を発生する計時信号発生手段と、
   前記中央処理装置からの制御信号と前記計時信号とによ
   り前記スイッチ回路を制御する制御回路とを備え、前記
   中央処理装置は前記計時信号をカウントし、所定のカウ
   ント値に達した時に前記制御回路に前記制御信号を出力
   して前記制御回路を動作可能にし、前記制御回路は前記
   制御信号が印加された後、次の前記計時信号が印加され
   た時から更に次の前記計時信号が印加されるまでの間、
   前記パルス信号が前記カウンタに印加されるように前記
   スイッチ回路を切換え、もって前記計時信号により設定
   される時間で前記パルス信号をカウントすることを特徴
   とするパルスカウント回路。
2. 【請求項２】特許請求の範囲第１項において、前記計時
   信号発生手段は発振器とこの発振器の出力信号を所定の
   間隔で分周する分周器とで構成されていることを特徴と
   するパルスカウント回路。
3. 【請求項３】特許請求の範囲第１項において、前記制御
   回路はＤタイプのフリップフロップ回路で構成され、そ
   のクロック入力端子は前記計時信号発生手段の前記計時
   信号が印加されるように、そしてそのデータ入力端子は
   前記制御信号が入力されるように接続され、そのＱ出力
   端子の出力により前記スイッチ回路を制御することを特
   徴とするパルスカウント回路。