KR930005476Y1 - 프로그래머블 펄스 발생회로 - Google Patents

Abstract

내용 없음.

Description

프로그래머블 펄스 발생회로

제1도는 종래의 펄스 발생회로도.

제2도는 종래 회로에 따른 카운터가 프리런인 경우의 출력파형도.

제3도는 종래회로에 따른 카운터가 리로드 경우의 출력파형도.

제4도는 본 고안에 따른 프로그래머블 펄스 발생회로도.

제5도는 본 고안에 회로에 따른 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1, 11 : 중앙처리장치 2 : 펄스폭레지스터

3, 22 : 비교기 4 : 카운터

5, 20 : 플립플롭 12 : 프리스캐일러

13 : 타임베이스타이머 14, 16 : 멀티플렉서

15 : 콘트롤레지스터 17 : 외부트리거소오스

18 : 노아게이트 19 : 앤드게이트

21 : 펄스수카운터 23 : 펄스수레지스터

본 고안은 마이크로 컴퓨터 유니트로 부터 각종 응용에 출력하는 펄스 발생회로에 관한 것으로, 특히 펄스의 수와 폭을 프로그램으로 설정할 수 있도록한 프로그래머블 펄스발생회로에 관한 것이다.

종래의 싱글 칩 마이크로 컴퓨터의 펄스 발생회로는 직렬(serial)전송용 클럭 발생회로, 부저용 신호발생회로, 펄스폭 변조(PWM)회로 등이 있다.

먼저, 직렬 전송용 클럭발생회로는 전송데이터 수만큼 클럭펄스수를 세는 카운터와, 그 카운터의 출력을 받아 클럭을 콘트롤 하는 부분으로 구성되어지고, 부저용 신호 발생회로는 클럭 소오스를 선택하는 회로와 출력부로 구성되어진다.

또한, 펄스폭 변조회로는 제1도에 도시한 바와 같이 중앙처리장치(1)의 펄스폭 변조 신호값을 입력받아 출력하는 펄스폭 레지스터(2)와 클럭을 카운트하는 카운터(3)와, 이 카운터(3)의 카운트값을 상기 펄스폭 레지스터(2)의 출력신호값과 비교하여 일치 신호(s)를 발생하는 비교기(4)와, 상기 카운터(3)의 오버플로우신호(OF)에 의해 세트되고 상기 비교기(5)의 일치신호(S)에 의해 리세트되는 플립플롭(5)으로 구성된 것으로, 상기와 같은 종래 펄스발생회로의 동작상태를 설명한다.

먼저, 직렬전송용 클럭발생회로는 중앙처리장치가 클럭발생을 지시하는 명령에 의하여 클럭을 출력하며, 동시에 전송 데이터 수만큼의 클럭수를 세고나서 클럭을 정지시킨다.

두번째로 부저용 신호발생기는 중앙처리장치의 제어를 받아 특정주기의 파를 선택하여 출력한다.

세번째로 제1도의 회로에 대하여 살펴보면, 중앙처리장치(1)에서 임의의 펄스폭 변조신호값(PWM)이 출력되어 펄스폭 레지스터(2)에 저장되고, 이 펄스폭 레지스터(2)에 저장된 펄스폭 변조신호값(PWM)은 비교기(3)에 기준신호값으로 인가된다. 이때 카운터(4)에서 클럭신호(CK)가 카운트되어 비교기(3)에 비교신호로 인가되는데, 그 카운터(4)가 "00"에서 "FF"까지 순차로 카운트를 수행하는 프리런카운트(Free Running Count)인 경우에는 제2도의 파형도에서와 같이 카운터(4)의 카운트값(CT)이 펄스폭레지스터(2)의 펄스폭 변조신호값(PWM)과 일치할때 비교기(3)에서 일치신호(S)가 출력되어 플립플롭(5)을 리세트시키고, 카운터(4)의 오버플로우신호(OF)에 의해 그 플립플롭(5)을 세트시키게 되며, 이에 따라 그 플립플롭(5)의 출력단자(Q)에 출력되는 출력 신호(OUT)의 듀티는 (PWM+1)×TCK/TOF로 된다.

한편, 제3도는 카운터(4)가 리로드(feload)인 경우의 동작을 나타내는 파형으로서, 카운터(4)의 오버플로우신호(OF)에 플립플롭(5)을 세트시킴과 동시에 펄스폭 레지스터(2)의 펄스폭 변조신호값(PWM)을 카운터(4)에 리로드하고, 비교기(3)는 카운터(4)의 카운트값(CT)과 펄스폭 변조신호값(PWM)이 일치하므로 곧바로 일치신호(CS)를 발생하여 플립플롭(5)을 리세트하는 방식으로 동작하고, 이때 출력신호(OUT)의 듀티는 1/(SFF-PWM+1)로 나타낸다.

그러나, 상기와 같은 종래회로에 있어서는 특정주기로 임의의 갯수의 펄스를 발생시키는게 불가능하거나 아니면 필요한 펄스마다 펄스폭 레지스터의 내용을 프로그램으로 가변시켜야 하는등의 많은 소프트웨어 부담이 있게되는 단점이 있었다.

본 고안은 이와 같은 종래의 단점을 해결하기 위하여, 펄스신호의 발생주기, 발생펄스수와 폭을 프로그램 내용으로 설정하여 펄스 신호를 발생시킬 수 있게 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제4도는 본 고안에 따른 프로그래머블 펄스발생 회로도로서, 이에 도시한 바와 같이 시스템 클럭신호(SCK)를 분주하여 출력하는 프리스캐일러(12)와, 이 프리스캐일러(12)의 출력신호를 입력받아 펄스발생주기를 결정하기 위한 오버플로우신호(OF)를 출력하는 타임 베이스 타이머(13)와, 중앙처리장치(11)의 제어를 받아 펄스폭을 결정하고 펄스발생 트리거를 결정하는 콘트롤 레지스터(15)와, 이 콘트롤 레지스터(15)의 제어를 받아 상기 프리스캐일러(12)의 출력신호를 선택하여 클럭신호(CK)로 출력하는 멀티플렉서(14)와, 상기 멀티플렉서(14)에서 출력되는 클럭신호(CK)를 카운트하는 펄스수카운터(21)와, 상기 중앙처리장치(11)의 제어를 받아 출력펄스수를 결정하는 펄스수레지스터(23)와, 상기 펄스수카운터(21)의 카운트값을 펄스수레지스터(23)출력신호값과 비교하여 일치신호(S)를 발생하는 비교기(22)와, 상기 비교기(22)의 일치신호(S)에 의해 리세트되고 출력트리거신호(ST)에 의해 세트되는 플립플롭(20)과, 상기 콘트롤 레지스터(15)의 제어를 받아 상기 타임 베이스 타이머(13)의 출력신호 및 외부트리거소오스(17)를 선택하여 멀티플렉서(16)와, 상기 멀티플렉서(16)의 출력을 반전한 후 상기 플립플롭(20)의 출력신호와 노아링하여 상기 출력 트리거신호(ST)로 출력하는 노아게이트(18)와, 상기 멀티플렉서(14)에서 출력되는 클럭신호(CK)를 반전한 후 상기 플립플롭(20)의 출력신호와 앤드하여 출력신호(OUT)로 출력하는 앤드게이트(19)로 구성한 것으로, 이와 같이 구성된 본 고안의 작용효과를 제5도의 파형도를 참조하여 설명하면 다음과 같다.

중앙처리장치(11)는 펄스폭을 결정하기 위한 데이터 및 펄스의 발생 트리거소오스를 결정하기 위한 데이터를 데이터버스(24)를 통해 콘트롤 레지스터(15)에 인가하여 저장하고, 또한 펄스의 수를 결정하기 위한 임의의 값(일예로 "3"이라 가정)데이터를 펄스수 레지스터(23)에 인가하여 저장한다.

그리고 시스템 클럭신호(SCK)는 프리스케일러(12)에 입력되어 분주출력되고, 이 프리스케일러(12)의 출력신호가 타임 베이스 타이머(13)에 인가됨에 따라 펄스 발생주기를 결정하기 위한 오버플로우신호(OF)가 발생되어 출력된다.

한편, 상기 콘트롤 레지스터(15)에 저장된 데이터에 따라 그 콘트롤 레지스터(15)에서 멀티플렉서(16)를 제어하여, 상기 타이 베이스 타이머(13)에서 출력되는 오버플로우신호(OF) 또는 외부 트리거 소오스(17)를 선택출력하게 되고, 이와 같이 출력되는 신호는 반전되어 노아게이트(18)의 입력단자에 인가되고, 이에 따라 플립플롭(20)의 출력단자(Q)에서 출력되는 신호가 저전위 상태일때 상기 멀티플렉서(16)에서 출력되는 신호에 의해 그 노아게이트(18)에서 고전위의 출력 트리거신호(ST)가 출력된다.

이와 같이 고전위의 출력 트리거신호(ST)가 출력될때 펄스수 카운터(21)가 "0"으로 트리거된 후 멀티플렉서(14)에서 출력되는 클럭신호(CK)를 제5도의 파형도에서와 같이 처음부터 카운트하게되고, 또한 이때 상기 고전위의 출력 트리거신호(ST)에 의해 플립플롭(20)이 세트되어 그의 출력단자(Q)에 고전위신호가 출력되므로 상기 노아게이트(18)의 출력신호인 출력 트리거신호(ST)가 저전위상태로 된다.

또한, 프리 스케일러(12)에서 분주되는 신호중 하나가 상기 콘트롤 레지스터(15)의 제어를 받아 멀티플렉서(14)에서 선택되어 상기 클럭신호(CK)로 출력되는데, 이때 상기의 설명에서와 같이 플립플롭(20)의 출력단자(Q)에 고전위신호가 출력되고 있으므로, 상기 클럭신호(CK)가 반전된 후 앤드게이트(19)를 통해 제2도의 파형도에서와 같이 출력신호(OUT)로 출력한다.

한편, 상기와 같이 클럭신호(CK)을 카운트하는 펄스수 카운터(21)의 카운트값(T)이 비교기(22)에 비교신호로 인가되고, 이때 펄스수 레지스터(23)의 출력신호값이 그 비교기(22)에 기준 로 인가되며, 이에따라 비교기(22)는 펄스수 카운터(21)의 카운트값(CT)이 펄스수 레지스터(23)의 기준신호값과 같게 될때 제5도의 파형도에서와 같이 고전위의 일치신호(S)를 출력하게 된다. 따라서, 그 일치신호(S)에 의해 플립플롭(20)이 리세트되어 그의 출력단자(Q)에 저전위신호가 출력되어 앤드게이트(19) 및 노아게이트 입력단자에 인가되고, 이에 따라 앤드게이트(19)에서는 계속 저전위의 출력신호(OUT)가 출력되고, 노아게이트(18)는 멀티플렉서(16)의 출력신호에 따라 고전위의 출력트리거신호(ST)가 출력될 수 있는 준비상태로 된다.

이상에서 상세히 설명한 바와 같이 본 고안은 마이크로 컴퓨터 유니트등에 내장하여 펄스의 발생주기 및 발생펄스수와 폭을 프로그램으로 설정할 수 있게 되므로 마이크로 컴퓨터 유니트의 응용에 있어 분야의 확대 및 소프트웨어 작성을 용이하게 할 수 있는 효과가 있게된다.

Claims (1)

1. 시스템 클럭신호(SCK)를 분주하는 출력하는 프리스케일러(12)와, 이 프리스캐일러(12)의 출력신호를 입력받아 펄스발생주기를 결정하기 위한 오버플로우신호(OF)를 출력하는 타임 베이스 타이머(13)와, 중앙처리장치(11)의 제어를 받아 펄스폭을 결정하고 펄스발생 트리거를 결정하는 콘트롤 레지스터(15)와, 상기 콘트롤 레지스터(15)의 제어를 받아 상기 프리스캐일러(12)의 출력신호를 선택하여 클럭신호(CK)로 출력하는 멀티플렉서(14)와, 출력 트리거신호(ST)에 의해 트리거되고 상기 멀티플렉서(14)에서 출력되는 클럭신호(CK)를 카운트하는 펄스수 카운터(21)와, 상기 중앙처리장치(11)의 제어를 받아 출력펄스수를 결정하는 펄스수 레지스터(23)와, 상기 펄스수카운터(21)의 카운트값을 펄스수 레지스터(23) 출력신호값과 비교하여 일치신호(S)를 출력하는 비교기(22)와, 상기 출력트리거신호(ST)에 의해 세트되고 상기 일치신호(S)에 의해 리세트되는 플립플롭(20)과, 상기 콘트롤 레지스터(15)의 제어를 받아 상기 오버플로우신호(OF) 및 외부 트리거소오스(17)를 선택하여 출력하는 멀티플렉서(16)와, 상기 멀티플렉서(16)의 출력을 반전입력받아 상기 플립플롭(20)의 출력신호와 노아링하여 상기 출력 트리거신호(ST)로 출력하는 노아게이트(18)와, 상기 클럭신호(CK)를 반전 입력받아 상기 플립플롭(20)의 출력신호와 앤드하여 출력신호(OUT)로 출력하는 앤드게이트(19)로 구성하여 된 것을 특징으로 하는 프로그래머블 펄스발생회로.