JPS6398213A - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
- Publication number
- JPS6398213A JPS6398213A JP24301386A JP24301386A JPS6398213A JP S6398213 A JPS6398213 A JP S6398213A JP 24301386 A JP24301386 A JP 24301386A JP 24301386 A JP24301386 A JP 24301386A JP S6398213 A JPS6398213 A JP S6398213A
- Authority
- JP
- Japan
- Prior art keywords
- power
- reset
- circuit
- voltage
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002093 peripheral effect Effects 0.000 abstract description 11
- 238000001514 detection method Methods 0.000 abstract description 6
- 230000017105 transposition Effects 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 11
- 230000007704 transition Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的]
(産業上の利用分野)
本発明は、電源投入時にマイクロプロセッサ及び周辺回
路に対してリセット信号を発生するパワーオンリセット
回路に関する。
路に対してリセット信号を発生するパワーオンリセット
回路に関する。
(従来の技術)
第4図は従来のマイクロプロセッサシステムにおけるパ
ワーオンリセット回路を示したものである。
ワーオンリセット回路を示したものである。
第4図(a)において、電源投入により電源電圧が第5
図(a)に示すように上昇すると、この電源電圧は抵抗
1を介してコンデンサ2に印加され、これによりコンデ
ンサ2の充電電圧は第5図(b)に示すように抵抗1の
抵抗値とコンデンサ2の容量によって決定される時定数
にしたがって上昇する。このコンデンサ2の充電電圧は
ヒステリシス回路4に加えられる。
図(a)に示すように上昇すると、この電源電圧は抵抗
1を介してコンデンサ2に印加され、これによりコンデ
ンサ2の充電電圧は第5図(b)に示すように抵抗1の
抵抗値とコンデンサ2の容量によって決定される時定数
にしたがって上昇する。このコンデンサ2の充電電圧は
ヒステリシス回路4に加えられる。
ヒステリシス回路4は、例えば低レベル転位電圧が3.
78V、高レベル転位電圧が4.OOVに設定されてお
り、入力電圧の上昇時には入力電圧が4.OOVまで上
昇するとその出力をローレベル(以下“L″という)か
らハイレベル(以下“H″という)に変化させ、入力電
圧の下降時には入力電圧が3.78Vまで下降するとそ
の出力を“H″から“L”に変化させる。したがって電
源投入時においてヒステリシス回路4からは所定時間“
L”となる第5図(C)に示すようなリセット信号が出
力される。
78V、高レベル転位電圧が4.OOVに設定されてお
り、入力電圧の上昇時には入力電圧が4.OOVまで上
昇するとその出力をローレベル(以下“L″という)か
らハイレベル(以下“H″という)に変化させ、入力電
圧の下降時には入力電圧が3.78Vまで下降するとそ
の出力を“H″から“L”に変化させる。したがって電
源投入時においてヒステリシス回路4からは所定時間“
L”となる第5図(C)に示すようなリセット信号が出
力される。
このリセット信号はマイクロプロセッサ及び周辺回路5
に送出される。
に送出される。
ところで第4図(a)に示す回路は電源が断にされた場
合においてコンデンサ2は抵抗1を介して充電時と同一
の時定数で放電されるため、電源瞬断時にはヒステリシ
ス回路4の出力はL”とならず、このためリセット信号
が発生しないという欠点がある。第4図(b)に示す回
路は上記欠点を除去したものでこの回路においては電源
が所となるとコンデンサ2はダイオード3を介して瞬時
に放電される。このため電源瞬断時にも所定時間“し”
となるリセット信号をマイクロプロセッサおよび周辺回
路5に対して発生することができる。
合においてコンデンサ2は抵抗1を介して充電時と同一
の時定数で放電されるため、電源瞬断時にはヒステリシ
ス回路4の出力はL”とならず、このためリセット信号
が発生しないという欠点がある。第4図(b)に示す回
路は上記欠点を除去したものでこの回路においては電源
が所となるとコンデンサ2はダイオード3を介して瞬時
に放電される。このため電源瞬断時にも所定時間“し”
となるリセット信号をマイクロプロセッサおよび周辺回
路5に対して発生することができる。
(発明が解決しようとする問題点)
ところで上記従来のパワーオンリセット回路においてリ
セット信号によるリセット期間は、ディスクリート部品
である抵抗1の抵抗値とコンデンサ2の容量によって決
められており、そのため充分な精度でリセット期間を設
定することが困難であるという問題があった。また、リ
セット期間を変更する場合を考えると抵抗1あるいはコ
ンデンサ2を複数設け、これらをストラップにより切替
える構成あるいは、抵抗1あるいはコンデンサ2を可変
型にする構成が考えられるが、前者はディスクリート部
品の増加を招くので好ましくなく、後者は人手による調
節が必要であり時間的及び精度的に問題があった。
セット信号によるリセット期間は、ディスクリート部品
である抵抗1の抵抗値とコンデンサ2の容量によって決
められており、そのため充分な精度でリセット期間を設
定することが困難であるという問題があった。また、リ
セット期間を変更する場合を考えると抵抗1あるいはコ
ンデンサ2を複数設け、これらをストラップにより切替
える構成あるいは、抵抗1あるいはコンデンサ2を可変
型にする構成が考えられるが、前者はディスクリート部
品の増加を招くので好ましくなく、後者は人手による調
節が必要であり時間的及び精度的に問題があった。
そこで本発明は、上述したリセット期間の精度及び可変
性を良くしたパワーオンリセット回路を提供することに
ある。
性を良くしたパワーオンリセット回路を提供することに
ある。
(問題点を解決するための手段)
本発明は、電源投入時にマイクロプロセッサシステムに
対してリセット信号を発生するパワーオンリセット回路
において、クロックパルスを計数し、該計数値が所定値
に達すると前記リセット信号を発生する計数手段と、前
記クロックパルスの周期を可変する手段と、電源投入時
に前記計数手段に対してクリア信号を発生するとともに
、該電源電圧が所定値に達すると前記クリア信号の発生
解除する手段とを具えたことを特徴とする。
対してリセット信号を発生するパワーオンリセット回路
において、クロックパルスを計数し、該計数値が所定値
に達すると前記リセット信号を発生する計数手段と、前
記クロックパルスの周期を可変する手段と、電源投入時
に前記計数手段に対してクリア信号を発生するとともに
、該電源電圧が所定値に達すると前記クリア信号の発生
解除する手段とを具えたことを特徴とする。
(作 用)
本発明によれば電源か投入され、その電源電圧が所定の
電圧に達すると計数手段は所定周波数のクロックパルス
を計数しこの計数手段の計数値が所定値に達するまでの
間リセット信号を発生する。
電圧に達すると計数手段は所定周波数のクロックパルス
を計数しこの計数手段の計数値が所定値に達するまでの
間リセット信号を発生する。
このリセット信号の発生期間は上記クロックパルスの周
波数を可変する手段により任意に設定できる。
波数を可変する手段により任意に設定できる。
(実施例)
第1図は本発明のパワーオンリセット回路の一実施例を
示したものである。
示したものである。
ヒステリシス回路100は“H”から“し”に転位する
低レベル転位電圧と“L″から“H”に転位する高レベ
ル転位電圧がそれぞれ異なるもので、例えば低レベル転
位電圧は3.78V、高しベル転位電圧が4.OOVに
設定されている。すなわち入力電圧の上昇時には入力電
圧が4.00■まで上昇するとその出力がL”から“H
”に変化し、入力電圧の下降時には入力電圧が3.78
Vまで下降するその出力が“H″から“[”に変化する
。
低レベル転位電圧と“L″から“H”に転位する高レベ
ル転位電圧がそれぞれ異なるもので、例えば低レベル転
位電圧は3.78V、高しベル転位電圧が4.OOVに
設定されている。すなわち入力電圧の上昇時には入力電
圧が4.00■まで上昇するとその出力がL”から“H
”に変化し、入力電圧の下降時には入力電圧が3.78
Vまで下降するその出力が“H″から“[”に変化する
。
まず電源投入前においてヒステリシス回路100の出力
は“L”でありこの“L″の信号はシフトレジスタ30
0のクリア入力に入力される。
は“L”でありこの“L″の信号はシフトレジスタ30
0のクリア入力に入力される。
これによりシフトレジスタ300はクリアされている。
次に電源投入により入力電圧が高レベル転位電圧の4.
OOVまで上昇するとヒステリシス回路100からの出
力は“L″から′H″に変化し、これによりシフトレジ
スタ300のクリア状態は解除される。シフトレジスタ
300はクロック入力に分周回路200からの分周クロ
ックパルスが入力され、シリアル入力には“H″のデー
タが入力されており、そのクリア状態が解除されるとシ
リアル入力に入力されているd HPIのデータを分周
回路200からの分周クロックに同期して順次シフトす
る。シフトレジスタ300はそのパラレル出力の第8ス
テージに対応する信号がリセット信号としてマイクロプ
ロセッサ及び周辺回路400に加えられるようになって
おり、この場合シフトレジスタ300の第8ステージの
出力は′H″のデータが第8ステージまでシフトされる
までの時間だけローレベルとなり、この信号がリセット
信号としてマイクロプロセッサ及び周辺回路400に加
えられる。ここでシフトレジスタ300の第8ステージ
の出力がL”となっている期間すなわちリセット信号の
発生期間は、シフトレジスタ300のクロック入力に加
えられる分周回路200からの分周クロックパルスの周
波数すなわち分周回路200の設定分周比によって任意
に設定できる。
OOVまで上昇するとヒステリシス回路100からの出
力は“L″から′H″に変化し、これによりシフトレジ
スタ300のクリア状態は解除される。シフトレジスタ
300はクロック入力に分周回路200からの分周クロ
ックパルスが入力され、シリアル入力には“H″のデー
タが入力されており、そのクリア状態が解除されるとシ
リアル入力に入力されているd HPIのデータを分周
回路200からの分周クロックに同期して順次シフトす
る。シフトレジスタ300はそのパラレル出力の第8ス
テージに対応する信号がリセット信号としてマイクロプ
ロセッサ及び周辺回路400に加えられるようになって
おり、この場合シフトレジスタ300の第8ステージの
出力は′H″のデータが第8ステージまでシフトされる
までの時間だけローレベルとなり、この信号がリセット
信号としてマイクロプロセッサ及び周辺回路400に加
えられる。ここでシフトレジスタ300の第8ステージ
の出力がL”となっている期間すなわちリセット信号の
発生期間は、シフトレジスタ300のクロック入力に加
えられる分周回路200からの分周クロックパルスの周
波数すなわち分周回路200の設定分周比によって任意
に設定できる。
第2図は第1図に示した実施例の詳細回路図を示したも
のである。第2図において、抵抗11、抵抗12、抵抗
13、電圧検出回路14、抵抗15、インバータ16、
バッテリー17を含む回路は第1図のヒステリシス回路
100に対応し、カウンタ20,21、ストラップ22
を含む回路は第1図の分周回路200に対応し、シフト
レジスタ18は第1図のシフトレジスタ300に対応し
ている。
のである。第2図において、抵抗11、抵抗12、抵抗
13、電圧検出回路14、抵抗15、インバータ16、
バッテリー17を含む回路は第1図のヒステリシス回路
100に対応し、カウンタ20,21、ストラップ22
を含む回路は第1図の分周回路200に対応し、シフト
レジスタ18は第1図のシフトレジスタ300に対応し
ている。
なお、電圧検出回路1.4は1.8Vから30Vで動作
可能であり、低レベル転位電圧が3.78V高レベル転
位電圧が4.OOVに設定されている。
可能であり、低レベル転位電圧が3.78V高レベル転
位電圧が4.OOVに設定されている。
また、インバータ16はバッテリー17により給電され
ており電源オフ時においてその出力はプルアップ抵抗1
5によりL″に固定されシフトレジスタ18はクリア状
態となっている。またシフトレジスタ18、カウンタ2
0.21はいずれも0MO3ICから構成されている。
ており電源オフ時においてその出力はプルアップ抵抗1
5によりL″に固定されシフトレジスタ18はクリア状
態となっている。またシフトレジスタ18、カウンタ2
0.21はいずれも0MO3ICから構成されている。
なおバッテリー17としてはマイクロプロセッサ及び周
辺回路400のメモリバックアップ用のバッテリーを用
いることができる。
辺回路400のメモリバックアップ用のバッテリーを用
いることができる。
まず電源が投入され、入力電圧が第3図(a)に示すよ
うに上昇し、電圧検出回路14の高レベル転位電圧4.
OOVに達すると電圧検出回路14の出力すなわち第2
図のA点の電位はm3図(b)に示すように“H″から
L″となり、この電圧検出回路14の出力はインバータ
16に入力される。これによりインバータ16の出力す
なわち第2図の8点の電位は第3図(C)に示すように
“L”から“H″に変化する。
うに上昇し、電圧検出回路14の高レベル転位電圧4.
OOVに達すると電圧検出回路14の出力すなわち第2
図のA点の電位はm3図(b)に示すように“H″から
L″となり、この電圧検出回路14の出力はインバータ
16に入力される。これによりインバータ16の出力す
なわち第2図の8点の電位は第3図(C)に示すように
“L”から“H″に変化する。
このインバータ16の出力はシフトレジスタ18のクリ
ア人力CLRに入力される。したがってシフトレジスタ
18はインバータ16の出力がL”から“H″に変化す
るタイミングに同期してそのリセット状態が解除される
。シフトレジスタ18はそのクロック入力GKにカウン
タ20、カウンタ21およびクロック切替用ストラップ
22よりクロック入力端子19に加えられたクロックパ
ルスを所定の分周比で分周した第3(d)に示すような
分周クロックパルスが入力されており、またシリアル入
力A、Bには“H″のデータが入力されている。
ア人力CLRに入力される。したがってシフトレジスタ
18はインバータ16の出力がL”から“H″に変化す
るタイミングに同期してそのリセット状態が解除される
。シフトレジスタ18はそのクロック入力GKにカウン
タ20、カウンタ21およびクロック切替用ストラップ
22よりクロック入力端子19に加えられたクロックパ
ルスを所定の分周比で分周した第3(d)に示すような
分周クロックパルスが入力されており、またシリアル入
力A、Bには“H″のデータが入力されている。
ここでカウンタ20はクロック入力端子1つに入力され
るクロックパルスの立ち下がりで動作し、カウンタ20
の出力Q12からはクロックパルスのf/212の分周
クロックパルスが出力される。この周波数f1の分周ク
ロックパルスはカウンタ20とカスケード接続されてい
るカウンタ21のクロック入力CKに入力され、カウン
タ21はこのクロックパルスf1の立ち下がりで動作し
カウンタ21の出力Q から前記周波数f1のクロッf
1/2 の分周クロックパルスが出力される。
るクロックパルスの立ち下がりで動作し、カウンタ20
の出力Q12からはクロックパルスのf/212の分周
クロックパルスが出力される。この周波数f1の分周ク
ロックパルスはカウンタ20とカスケード接続されてい
るカウンタ21のクロック入力CKに入力され、カウン
タ21はこのクロックパルスf1の立ち下がりで動作し
カウンタ21の出力Q から前記周波数f1のクロッf
1/2 の分周クロックパルスが出力される。
したがって最終的にカウンタ21の出力Q12から出力
される分周クロックパルスは、周波数fのりf / 2
2’の分周クロックパルスとなる。
される分周クロックパルスは、周波数fのりf / 2
2’の分周クロックパルスとなる。
なお、本実施例においてはクロック切替ストラップ22
によってカウンタ21から周波数f2n=12+n f/2 (但しn=1.2.−’12)の分周りOツ
クパルスを出力することができるようになっている。
によってカウンタ21から周波数f2n=12+n f/2 (但しn=1.2.−’12)の分周りOツ
クパルスを出力することができるようになっている。
シフトレジスタ18はクロック入力OKに入力されるカ
ウンタ21からの分周クロックパルスに同期してシリア
ル入力A、Bに加えられる“H”のデータを順次シフト
する。このシフトレジスタ18の第8ステージの出力信
号はリセット信号としてマイクロプロセッサ及び周辺回
路400に加えられる。
ウンタ21からの分周クロックパルスに同期してシリア
ル入力A、Bに加えられる“H”のデータを順次シフト
する。このシフトレジスタ18の第8ステージの出力信
号はリセット信号としてマイクロプロセッサ及び周辺回
路400に加えられる。
すなわちシフトレジスタ18は“H″レベルデータが第
8ステージに達するまでローレベルとなるリセット信号
をマイクロプロセッサ及び周辺回路400に送出する。
8ステージに達するまでローレベルとなるリセット信号
をマイクロプロセッサ及び周辺回路400に送出する。
そしてこのリセット信号の発生期間は上記クロック切替
ストラップ22の切替えによって任意に設定できる。な
お上記実施例においては分周回路としてクロック切替ス
トラップ22の切替えにより分周比を切替える構成のも
のを用いたが、これに限定されず任意の周知の可変分周
回路を用いても同様に構成することができる。
ストラップ22の切替えによって任意に設定できる。な
お上記実施例においては分周回路としてクロック切替ス
トラップ22の切替えにより分周比を切替える構成のも
のを用いたが、これに限定されず任意の周知の可変分周
回路を用いても同様に構成することができる。
以上説明したように本発明によれば、リセット信号のリ
セット期間が高蹟度に設定でき、またリセット期間の可
変も容易に実現でき、また更に抵抗コンデンサ等を用い
ることなくロジックICで構成できるので回路基板上の
スペースも節約できる利点がある。
セット期間が高蹟度に設定でき、またリセット期間の可
変も容易に実現でき、また更に抵抗コンデンサ等を用い
ることなくロジックICで構成できるので回路基板上の
スペースも節約できる利点がある。
第1図は本発明のパワーオンリセット回路の一実施例を
示すブロック図、第2図は第1図に示した実施例の詳細
な回路図、第3図は第2図に示した回路図の動作を説明
するタイミングチャート、第4図は従来パワーオンリセ
ット回路を示す回路図、第5図は第4図に示す回路の動
作を説明するタイミングチャートである。 1・・・抵抗、2・・・コンデンサ、3・・・ダイオー
ド、4・・・ヒステリシス回路、5・・・マイクロプロ
セッサ及び周辺回路、11・・・抵抗、12・・・抵抗
、13・・・抵抗、14・・・電圧検出回路、15・・
・抵抗、16・・・インバータ、17・・・バッテリー
、18・・・シフトレジスタ、19・・・クロック入力
端子、20・・・カウンタ、21・・・カウンタ、22
・・・クロック切替ストラップ、100・・・ヒステリ
シス回路、200・・・分周回路、300・・・シフト
レジスタ、400・・・マイクロプロセッサ及び周辺回
路。
示すブロック図、第2図は第1図に示した実施例の詳細
な回路図、第3図は第2図に示した回路図の動作を説明
するタイミングチャート、第4図は従来パワーオンリセ
ット回路を示す回路図、第5図は第4図に示す回路の動
作を説明するタイミングチャートである。 1・・・抵抗、2・・・コンデンサ、3・・・ダイオー
ド、4・・・ヒステリシス回路、5・・・マイクロプロ
セッサ及び周辺回路、11・・・抵抗、12・・・抵抗
、13・・・抵抗、14・・・電圧検出回路、15・・
・抵抗、16・・・インバータ、17・・・バッテリー
、18・・・シフトレジスタ、19・・・クロック入力
端子、20・・・カウンタ、21・・・カウンタ、22
・・・クロック切替ストラップ、100・・・ヒステリ
シス回路、200・・・分周回路、300・・・シフト
レジスタ、400・・・マイクロプロセッサ及び周辺回
路。
Claims (4)
- (1)電源投入時にマイクロプロセッサシステムに対し
てリセット信号を発生するパワーオンリセット回路にお
いて、 クロックパルスを計数し該計数値が所定値に達すると前
記リセット信号を発生する計数手段と、前記クロックパ
ルスの周期を可変する手段と、電源投入時に前記計数手
段に対してクリア信号を発生するとともに、該電源電圧
が所定値に達すると前記クリア信号の発生を解除する手
段とを具えたことを特徴とするパワーオンリセット回路
。 - (2)計数手段はクロックパルスがシフトパルスとして
加えられ、所定ステージからリセット信号を発生するシ
フトレジスタからなる特許請求の範囲第(1)項記載の
パワーオンリセット回路。 - (3)解除する手段は2つの異なるスレッショルドレベ
ルを有し、電源電圧の立ち上がり立ち下がりに際しそれ
ぞれ異なる上記スレッショルドレベルで別々に電源電圧
の検出を行うヒステリシス回路と、マイクロプロセッサ
システムにおけるバッテリーバックアップ回路のバッテ
リーによってバックアップされたインバータとを有する
特許請求の範囲第(1)項記載のパワーオンリセット回
路。 - (4)可変する手段は所定のクロックパルスを分周する
可変分周回路から成る特許請求の範囲第(1)項記載の
パワーオンリセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61243013A JP2624654B2 (ja) | 1986-10-15 | 1986-10-15 | パワーオンリセツト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61243013A JP2624654B2 (ja) | 1986-10-15 | 1986-10-15 | パワーオンリセツト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6398213A true JPS6398213A (ja) | 1988-04-28 |
JP2624654B2 JP2624654B2 (ja) | 1997-06-25 |
Family
ID=17097585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61243013A Expired - Lifetime JP2624654B2 (ja) | 1986-10-15 | 1986-10-15 | パワーオンリセツト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2624654B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5365481A (en) * | 1992-07-14 | 1994-11-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having test mode and method of setting test mode |
EP0765033A2 (de) * | 1995-09-19 | 1997-03-26 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Erzeugung eines Freigabesignals für eine taktsteuerbare Schaltung |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5932024A (ja) * | 1982-08-13 | 1984-02-21 | Hitachi Ltd | 半導体集積回路 |
JPS5963734U (ja) * | 1982-10-19 | 1984-04-26 | オムロン株式会社 | リセツト信号発生回路 |
-
1986
- 1986-10-15 JP JP61243013A patent/JP2624654B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5932024A (ja) * | 1982-08-13 | 1984-02-21 | Hitachi Ltd | 半導体集積回路 |
JPS5963734U (ja) * | 1982-10-19 | 1984-04-26 | オムロン株式会社 | リセツト信号発生回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5365481A (en) * | 1992-07-14 | 1994-11-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having test mode and method of setting test mode |
EP0765033A2 (de) * | 1995-09-19 | 1997-03-26 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Erzeugung eines Freigabesignals für eine taktsteuerbare Schaltung |
Also Published As
Publication number | Publication date |
---|---|
JP2624654B2 (ja) | 1997-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5280539A (en) | Synchronous circuit for serial input signal | |
US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
US5261081A (en) | Sequence control apparatus for producing output signals in synchronous with a consistent delay from rising or falling edge of clock input signal | |
US20070147166A1 (en) | Apparatus and method of generating output enable signal for semiconductor memory apparatus | |
KR890002750A (ko) | 클럭신호를 이용한 정보처리장치 및 정보처리시스템 | |
US8841954B2 (en) | Input signal processing device | |
US4942595A (en) | Circuit for dividing the frequency of a digital clock signal by two and one-half | |
JPS6398213A (ja) | パワ−オンリセツト回路 | |
JPH1198007A (ja) | 分周回路 | |
JPH0783262B2 (ja) | シンセサイザ装置 | |
US3546597A (en) | Frequency divider circuit | |
JP4022318B2 (ja) | リセット回路 | |
JP2556918Y2 (ja) | Ic試験装置の波形制御回路 | |
JPH05268020A (ja) | クロック切換回路 | |
EP0415047A2 (en) | Precision timing circuit | |
JPS6333737B2 (ja) | ||
JPS6128426Y2 (ja) | ||
KR0183747B1 (ko) | 클럭 펄스의 주파수 변환방법 및 회로 | |
RU1829111C (ru) | Устройство дл умножени частоты | |
JPS6227911Y2 (ja) | ||
JPS6324665Y2 (ja) | ||
SU1539979A1 (ru) | Устройство дл задержки и формировани импульсов | |
JPH10215152A (ja) | スイッチング用素子の駆動回路 | |
JPH09107278A (ja) | ゼロクロスシュミット回路 | |
RU1802403C (ru) | Цифровое устройство дл задержки импульсов |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |