JP4022318B2

JP4022318B2 - リセット回路

Info

Publication number: JP4022318B2
Application number: JP19598298A
Authority: JP
Inventors: 浩二梅津; 雅人鹿島
Original assignee: Sony Corp; Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd; Sony Corp
Priority date: 1998-07-10
Filing date: 1998-07-10
Publication date: 2007-12-19
Anticipated expiration: 2018-07-10
Also published as: JP2000031806A

Description

【０００１】
【発明の属する技術分野】
本発明は、論理回路を含む電子回路のリセット信号を生成するリセット回路に関し、特に、アナログ・デジタル混在の集積回路をリセットするのに最適なリセット回路に関する。
【０００２】
【従来の技術】
論理回路を含む電子回路では、正常に動作を開始するために、電源の供給開始時に論理回路の論理状態を初期値に設定する必要がある。そこで、例えば図７に示すような構成のリセット回路により、電源の供給開始時にリセット信号を生成して各論理回路に供給し、論理状態を初期値に設定するようにしている。
【０００３】
図７に示した従来のリセット回路は、電源電圧Ｖccが供給されることにより基準電圧Ｖref を生成する基準電圧生成回路１０１と、電源電圧Ｖccを抵抗Ｒ１１と抵抗Ｒ１２により所定の分圧比で分圧する分圧回路１０２と、上記基準電圧生成回路１０１の出力電圧（基準電圧Ｖref ）と上記分圧回路１０２の出力電圧Ｖc を比較する電圧比較器１０３からなる。
【０００４】
このような構成のリセット回路では、例えば、図８に示すように、時刻ｔ₀₀に電源が立ち上がって時間Ｔ₀₄後の時刻ｔ₀₄に所定の電源電圧Ｖccに到達する電圧上昇過程において、上記電圧比較器１０３は、電源電圧ＶccがＶｃ₂₁まで上昇した時刻ｔ₀₁から上記電圧比較器１０３が比較動作を開始し、その後、上記基準電圧生成回路１０１が動作を開始して、基準電圧Ｖref を出力する。また、上記分圧回路１０２の出力電圧Ｖc は、電源電圧Ｖccに比例して上昇し、電源電圧ＶccがＶｃ₁₁まで上昇した時刻ｔ₀₂の時点で上記基準電圧Ｖref に等しくなる。
【０００５】
従って、上記電圧比較器１０３は、上記分圧回路１０２の出力電圧Ｖc よりも上記Ｖref 回路１０１からの基準電圧Ｖref の方が高い時刻ｔ₀₂から時刻ｔ₀₃までの間、比較出力が論理「Ｈ」となる。すなわち、上記電圧比較器１０３による比較出力として時刻ｔ₀₂に立ち上がり時刻ｔ₀₃で立ち下がるリセット信号が得られる。
【０００６】
上記電圧比較器１０３の比較出力が電源の供給開始時のリセット信号として用いられる。
【０００７】
また、図８に示すように、例えば時刻ｔ₁₀で電源がオフされた場合、電源電圧Ｖccの電圧降下過程では、上記電源電圧ＶccがＶｃ₁₃まで降下して上記分圧回路１０２の出力電圧Ｖc が上記基準電圧Ｖref に等しくなる時刻ｔ₁₁から、上記電源電圧ＶccがＶｃ₂₂まで降下して上記電圧比較器１０３が比較動作を停止する時刻ｔ₁₂までの間、上記電圧比較器１０３の比較出力が論理「Ｈ」となる。すなわち、上記電圧比較器１０３による比較出力として時刻ｔ₁₁に立ち上がり時刻ｔ₁₂で立ち下がるリセット信号が得られる。
【０００８】
上記電圧比較器１０３の比較出力が電源の供給停止時のリセット信号として用いられる。
【０００９】
【発明が解決しようとする課題】
ところで、従来のリセット回路は、電源の供給開始時に、基準電圧生成回路１０１より基準電圧Ｖref を出力するのに要する時間よりも、電源の立ち上がりに要する時間が長いことを前提にして、リセット信号を生成するものであって、電源の立ち上がりが速い場合には、供給開始時にリセット信号が得られないという問題点があった。
【００１０】
すなわち、例えば図９に示しように、電源の立ち上がりが速い場合には、電源電圧ＶccがＶｃ₁₂まで上昇して上記基準電圧Ｖref に等しい上記分圧回路１０２の出力電圧Ｖc が得られる時刻Ｔ２３の時点で上記基準電圧生成回路１０１が動作を開始しておらず、その結果、上記電圧比較器１０３の比較出力が論理「Ｈ」にならないので、電源の供給開始時のリセット信号が得られない。
【００１１】
従って、従来のリセット回路では、電源の立ち上がりが速い場合に、電源の供給開始時に論理回路の論理状態を初期値に設定することができず、論理回路に誤動作を生じさせる原因になっていた。このような場合、電源の入力部に所定容量のコンデンサを接続して電源の立ち上がりを遅くする等の対策がとられていたが、大きな実装面積を必要とし、また、十分な効果が得られていないのが実状であった。
【００１２】
そこで、本発明の目的は、上述の如き従来の実状に鑑み、アナログ・デジタル混在の集積回路を高速で確実にリセットすることができるリセット回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、集積回路を含む電子回路のリセット信号を生成するリセット回路において、外部から供給される電源電圧によって作動して基準の電圧を生成する基準電圧生成手段と、上記外部からの電源電圧の供給開始時に上記基準電圧生成手段により生成された基準電圧に基づいて第１のリセット信号を生成する第１のリセット信号生成手段と、上記外部からの電源電圧の供給停止時に上記基準電圧生成手段により生成された基準電圧に基づいて第２のリセット信号を生成する第２のリセット信号生成手段と、上記第１及び第２のリセット信号生成手段により生成される各リセット信号の論理和をとるＯＲゲート手段とを備え、上記第１のリセット信号生成手段は上記外部から供給される電源電圧の立ち上がりを検出することによって作動し、上記基準電圧生成手段に制御されて論理回路用の電源電圧を生成する電源電圧生成手段と、上記外部から供給される電源電圧によって作動し、上記基準電圧生成手段により生成された基準電圧と、上記電源電圧生成手段により生成された電圧とを比較する第１の電圧比較手段からなり、上記第２のリセット信号生成手段は上記外部から供給される電源電圧の立下りを検出することによって作動し、上記電源電圧を分圧する分圧手段と、上記外部から供給される電源電圧によって作動し、上記分圧手段による分圧出力電圧と上記基準電圧生成手段により生成された電圧とを比較する第２の電圧比較手段とからなり、上記ＯＲゲート手段は、上記第１及び第２の電圧比較手段の各比較出力の論理和出力をリセット信号として出力することを特徴とする。
【００１４】
本発明に係るリセット回路では、例えば、上記電源電圧生成手段は、上記外部から供給される電源電圧によって作動し、上記基準電圧生成手段から供給される基準電圧により制御されて論理回路用の電源電圧を生成され、上記電源電圧生成手段により生成された電源電圧は、上記ＯＲゲート手段に動作用電源として供給されるとともに、上記第１の電圧比較手段の入力端子に供給されている。
また、本発明に係るリセット回路では、例えば、上記第１の電圧比較手段は、上記外部から供給される電源電圧によって作動し、上記基準電圧生成手段により生成された基準電圧と上記電源電圧生成手段により生成された電源電圧とを比較し、該第１の電圧比較手段は、上記基準電圧が上記電源電圧よりも高いときに、論理「Ｈ」の比較出力を第１のリセット信号として上記ＯＲゲート手段の一方の入力端子に供給する。
さらに、本発明に係るリセット回路では、例えば、上記分圧手段は、上記外部から供給される電源電圧を２つの抵抗により所定の分圧比で分圧し、該分圧手段の出力電圧は、上記第２の電圧比較手段の入力端子に供給され、上記第２の電圧比較手段は、上記外部から供給される電源電圧によって作動し、上記基準電圧生成手段により生成された基準電圧と上記分圧手段の出力電圧とを比較して、上記基準電圧が上記分圧手段の出力電圧よりも高いときに、論理「Ｈ」の比較出力を第２のリセット信号として上記ＯＲゲート手段の他方の入力端子に供給する。
【００１５】
また、本発明に係るリセット回路は、例えば、上記電源電圧生成手段から供給される電源によって作動し、クロックを発生するクロック発生手段と、上記電源電圧生成手段から供給される電源によって作動し、上記ＯＲゲート手段からの論理和出力によりリセットされ、上記クロック発生手段からのクロックを計数する計数値の設定自在な計数手段とをさらに備え、上記計数手段による計数出力をリセット信号とする。
【００１６】
【発明の実施の形態】
以下、本発明に係るリセット回路の実施の形態について図面を参照して詳細に説明する。
【００１７】
本発明に係るリセット回路は、例えば図１のブロック図に示すような回路構成を有する。
【００１８】
このリセット回路は、外部から供給される４Ｖ〜１０Ｖの電源電圧Ｖccによって作動する基準電圧生成回路１、第１及び第２のリセット信号生成回路２，３を備えるとともに、上記第１及び第２のリセット信号生成回路２，３により生成される各リセット信号が供給されるＯＲゲート回路４を備えてなる。
【００１９】
上記基準電圧生成回路１は、上記電源電圧Ｖccによって作動して、基準電圧Ｖref （＝１．２Ｖ）を生成する。この基準電圧生成回路１により生成された基準電圧Ｖref は、上記第１及び第２のリセット信号生成回路２，３に供給されている。
【００２０】
上記第１リセット信号生成回路２は、外部から供給される電源電圧Ｖccの立ち上がりを検出して第１のリセット信号を生成するもので、電源電圧生成回路２１と第１の電圧比較器２２からなる。
【００２１】
上記電源電圧生成回路２１は、上記電源電圧Ｖccによって作動し、上記基準電圧生成回路１から供給される基準電圧Ｖref により制御されて論理回路用の電源電圧Ｖrc（＝２．５Ｖ）を生成する。この電源電圧生成回路２１により生成された電源電圧Ｖrcは、上記ＯＲゲート回路４に動作用電源として供給されるとともに、上記第１の電圧比較器２２の入力端子に供給されている。そして、上記第１の電圧比較器２２は、上記電源電圧Ｖccによって作動し、上記基準電圧生成回路１により生成された基準電圧Ｖref と上記電源電圧生成回路２１により生成された電源電圧Ｖrcとを比較する。この第１の電圧比較器２２は、上記基準電圧Ｖref が上記電源電圧電圧Ｖrcよりも高いときに、論理「Ｈ」の比較出力を第１のリセット信号として上記ＯＲゲート回路４の一方の入力端子に供給する。
【００２２】
また、上記第２リセット信号生成回路３は、外部から供給される電源電圧Ｖccの立ち下がりを検出して第２のリセット信号を生成するもので、分圧回路３１と第２の電圧比較器３２からなる。
【００２３】
上記分圧回路３１は、上記電源電圧Ｖccを抵抗Ｒ１と抵抗Ｒ２により所定の分圧比で分圧する。この分圧回路２の出力電圧Ｖc は、上記第２の電圧比較器３２の入力端子に供給されている。そして、上記第２の電圧比較器３２は、上記電源電圧Ｖccによって作動し、上記基準電圧生成回路１により生成された基準電圧Ｖref と上記分圧回路３１の出力電圧Ｖc とを比較する。この第２の電圧比較器３２は、上記基準電圧Ｖref が上記分圧回路３１の出力電圧Ｖc よりも高いときに、論理「Ｈ」の比較出力を第２のリセット信号として上記ＯＲゲート回路４の他方の入力端子に供給する。
【００２４】
そして、上記ＯＲゲート回路４は、上記電源電圧Ｖrcによって作動し、上記第１及び第２のリセット信号生成回路２，３により得られる第１及び第２のリセット信号すなわち上記第１及び第２の電圧比較器２２，３２の各比較出力の論理和をとり、その論理和出力をリセット信号として出力する。
【００２５】
このような構成のリセット回路では、図２に示すように、外部から電源が供給され電源電圧Ｖccが立ち上がると、上記基準電圧生成回路１が作動して、この基準電圧生成回路１から基準電圧Ｖref が出力される。そして、上記基準電圧生成回路１から基準電圧Ｖref が上記電源電圧生成回路２１に供給されることにより、この電源電圧生成回路２１から論理回路用の電源電圧Ｖrcが出力される。
【００２６】
上記第１のリセット信号生成回路２では、上記基準電圧生成回路１から基準電圧Ｖref が上記電源電圧生成回路２１に供給されることにより、この電源電圧生成回路２１から論理回路用の電源電圧Ｖrcが出力されるので、上記基準電圧生成回路１により生成された基準電圧Ｖref と上記電源電圧生成回路２１により生成された論理回路用の電源電圧Ｖrcとを比較する上記第１の電圧比較器２２の比較出力は、上記電源電圧Ｖccの供給開始時に、上記基準電圧生成回路１により基準電圧Ｖref が生成されてから、上記電源電圧生成回路２１により論理回路用の電源電圧Ｖrcが生成されるまでの間、論理「Ｈ」の状態になる。従って、上記第１のリセット信号生成回路２は、このように電源電圧Ｖccの供給開始時に、上記第１の電圧比較器２２の比較出力として所定期間論理「Ｈ」となる第１のリセット信号を出力することができる。
【００２７】
ここで、上記電源電圧Ｖccを分圧比で分圧する分圧回路３１の出力電圧Ｖc は上記電源電圧Ｖccの立ち上がりとともに上昇するので、上記電源電圧Ｖccの立ち上がりが速い場合（ここでは電源電圧Ｖccが１０μＳの立ち上がり時間で立ち上がっている）、上記第２のリセット信号生成回路３では、上記電源電圧Ｖccの供給開始時に、上記基準電圧生成回路１が作動し始める前に所定の電圧まで上昇してしまうので、上記基準電圧生成回路１により生成された基準電圧Ｖref と上記分圧回路３１の出力電圧Ｖc とを比較する上記第２の電圧比較器３２の比較出力は論理「Ｈ」とはならず論理「Ｌ」の状態になっている。
【００２８】
そして、上記ＯＲゲート回路４は、上記第１及び第２の電圧比較器２２，３２の各比較出力の論理和をとることにより、上記電源電圧Ｖccの供給開始時に、上記基準電圧生成回路１により基準電圧Ｖref が生成されてから、上記電源電圧生成回路２１により論理回路用の電源電圧Ｖrcが生成されるまでの間、論理「Ｈ」の状態になる上記第１の電圧比較器２２の比較出力すなわち上記第１のリセット生成回路２により得られる第１のリセット信号をロジックリセット信号として出力する。
【００２９】
また、上記電源電圧Ｖccの供給停止時には、図３に示すように、電源電圧ＶccがＶｃ₁₃まで降下して上記分圧回路３１の出力電圧Ｖc が上記基準電圧Ｖref に等しくなった時点で、上記第２の電圧比較器３２の比較出力が論理「Ｈ」の状態になる。従って、上記第２のリセット信号生成回路３は、上記第２の電圧比較器３２の比較出力として所定期間論理「Ｈ」となる第２のリセット信号を出力することができる。
【００３０】
なお、上記第１の電圧比較器２２の比較出力は、論理「Ｈ」とはならず論理「Ｌ」の状態になっている。
【００３１】
上記第１及び第２の電圧比較器２２，３２の各比較出力の論理和をとる上記ＯＲゲート回路４は、上記電源電圧Ｖccの供給停止時に、上記分圧回路３１の出力電圧Ｖc が上記基準電圧Ｖref 以下に低下することにより論理「Ｈ」の状態になる上記第２の電圧比較器３２の比較出力すなわち上記第２のリセット生成回路３により得られる第２のリセット信号をロジックリセット信号として出力する。
【００３２】
このように、このリセット回路では、上記ＯＲゲート回路４により上記第１及び第２の電圧比較器２２，３２の各比較出力すなわち上記第１及び第２のリセット信号生成回路２，３により得られる各リセット信号の論理和をとり、その論理和出力をリセット信号とすることによって、電源電圧Ｖccの供給開始時と供給停止時に、高速に且つ確実にロジックリセット信号を出力することができる。
【００３３】
また、本発明に係るリセット回路は、例えば図４のブロック図に示すような回路構成を有する。
【００３４】
このリセット回路は、上述の図１に示したリセット回路にクロック回路５と計数回路６を設けたものである。なお、この図４に示したリセット回路において、図１に示したリセット回路と同一の構成要素については、同一符号を付して、その詳細な説明を省略する。
【００３５】
このリセット回路において、クロック発生回路５は、上述の電源電圧生成回路２１により生成された論理回路用の電源電圧Ｖrcにより作動してクロックを発生する発振回路であって、発生したクロックを計数回路６に供給する。
【００３６】
また、上記計数回路６は、上述の電源電圧生成回路２１により生成された論理回路用の電源電圧Ｖrcにより作動するｎビットカウンタであって、上記ＯＲゲート回路４からリセット端子に供給されるリセット信号によりリセットされ、上記クロック発生回路５からのクロックを計数する。具体的には、上記計数回路６として用いられているｎビットカウンタは、上記リセット端子に供給されるリセット信号が論理「Ｈ」になることによりリセットされ、上記リセット信号が論理「Ｈ」から論理「Ｌ」になることによりリセット解除される。そして、このｎビットカウンタは、リセット解除されると、クロック発生回路５からのクロックの計数を開始する。上記ｎビットカウンタは、予め任意に計数値Ｎを設定することができ、上記リセット信号によりリセットされる計数出力が論理「Ｈ」となり、上記クロックをＮ個計数すると計数出力が論理「Ｌ」になる。
【００３７】
このような構成のリセット回路では、図５に示すように、外部電源から供給される電源電圧Ｖccが立ち上がる際に、上記第１の電圧比較器２２の比較出力が論理「Ｈ」になることにより上記ＯＲゲート回路４から出力されるリセット信号によって、上記計数回路６がリセットされ、この計数回路６がクロックをＮ個計数するまでの間、論理「Ｈ」となる上記計数回路６の計数出力がロジックリセット信号として出力される。上記ロジックリセット信号によるリセット期間は、上記計数回路６として用いられているｎビットカウンタに予め設定される計数値Ｎによって、任意に可変することができる。
【００３８】
また、上記電源電圧Ｖccの供給停止時には、図６に示すように、上記第２の電圧比較器３２の比較出力が論理「Ｈ」になることにより上記ＯＲゲート回路４から出力されるリセット信号によって上記計数回路８がリセットされ、論理「Ｈ」となる上記計数回路６の計数出力がロジックリセット信号として出力される。
【００３９】
このように、このリセット回路では、上記ＯＲゲート回路４により上記第１及び第２の電圧比較器２２，３２の各比較出力の論理和をとり、その論理和出力をリセット信号として計数回路６をリセットすることによって、電源電圧Ｖccの供給開始時と供給停止時に、上記計数回路６の計数出力としてロジックリセット信号を高速に且つ確実に出力することができる。しかも、上記計数回路６の計数値Ｎの設定により、電源電圧Ｖccの供給開始時に得られるロジックリセット信号によるリセット期間を任意に設定できる。従って、上記ロジックリセット信号によりリセットする論理回路の特性に合わせて上記計数回路６の計数値Ｎを設定することにより、適正な時間余裕のあるロジックリセット信号とすることができる。
【００４０】
【発明の効果】
以上の説明からも明らかなように、本発明に係るリセット回路では、外部から供給される電源によって作動する基準電圧生成手段により生成される基準電圧に基づいて、第１のリセット信号生成手段により上記外部からの電源の供給開始時に第１のリセット信号を生成するとともに、第２のリセット信号生成手段により上記外部からの電源の供給停止時に第２のリセット信号を生成し、ＯＲゲート手段により各リセット信号の論理和をとってリセット信号とするので、電源電圧の供給開始時と供給停止時に、確実にリセット信号を出力することができる。
【００４１】
また、本発明に係るリセット回路では、上記第１のリセット信号生成手段は、上記外部から供給される電源によって作動し、上記基準電圧生成手段に制御されて論理回路用の電源電圧を生成する電源電圧生成手段により得られる電源電圧を上記基準電圧生成手段により生成された基準電圧と比較する第１の電圧比較手段により、上記外部からの電源の供給開始時に第１のリセット信号を高速に且つ確実に生成することができる。
【００４２】
さらに、本発明に係るリセット回路では、上記ＯＲゲート手段からの論理和出力によりリセットされ、上記クロック発生手段からのクロックを計数する計数値の設定自在な計数手段による計数出力をリセット信号とすることにより、上記リセット信号によるリセット期間を計数手段の計数値によって任意に可変することができる。従って、上記リセット信号によりリセットする論理回路の特性に合わせて上記計数手段の計数値を設定することにより、適正な時間余裕のあるロジックリセット信号とすることができる。
【図面の簡単な説明】
【図１】本発明に係るリセット回路の回路構成を示すブロック図である。
【図２】上記リセット回路の電源の供給開始時の動作を示すタイムチャートである。
【図３】上記リセット回路の電源の供給停止時の動作を示すタイムチャートである。
【図４】本発明に係るリセット回路の他の回路構成を示すブロック図である。
【図５】図４に示したリセット回路の電源の供給開始時の動作を示すタイムチャートである。
【図６】図４に示したリセット回路の電源の供給停止時の動作を示すタイムチャートである。
【図７】従来のリセット回路の回路構成を示すブロック図である。
【図８】電源の立ち上がり、立ち下がりが遅い場合の従来のリセット回路の動作を示すタイムチャートである。
【図９】電源の立ち上がり、立ち下がりが速い場合の従来のリセット回路の動作を示すタイムチャートである。
【符号の説明】
１基準電圧生成回路、２第１のリセット信号生成回路、３第２のリセット信号生成回路、４ＯＲゲート回路、５クロック発生回路、６計数回路、２１電源電圧生成回路、２２第１の電圧比較器、３１分圧回路、３２第２の電圧比較器

Claims

集積回路を含む電子回路のリセット信号を生成するリセット回路において、
外部から供給される電源電圧によって作動して基準の電圧を生成する基準電圧生成手段と、
上記外部からの電源電圧の供給開始時に上記基準電圧生成手段により生成された基準電圧に基づいて第１のリセット信号を生成する第１のリセット信号生成手段と、
上記外部からの電源電圧の供給停止時に上記基準電圧生成手段により生成された基準電圧に基づいて第２のリセット信号を生成する第２のリセット信号生成手段と、
上記第１及び第２のリセット信号生成手段により生成される各リセット信号の論理和をとるＯＲゲート手段とを備え、
上記第１のリセット信号生成手段は上記外部から供給される電源電圧の立ち上がりを検出することによって作動し、上記基準電圧生成手段に制御されて論理回路用の電源電圧を生成する電源電圧生成手段と、上記外部から供給される電源電圧によって作動し、上記基準電圧生成手段により生成された基準電圧と、上記電源電圧生成手段により生成された電圧とを比較する第１の電圧比較手段からなり、
上記第２のリセット信号生成手段は上記外部から供給される電源電圧の立下りを検出することによって作動し、上記電源電圧を分圧する分圧手段と、上記外部から供給される電圧電源によって作動し、上記分圧手段による分圧出力電圧と上記基準電圧生成手段により生成された電圧とを比較する第２の電圧比較手段とからなり、
上記ＯＲゲート手段は、上記第１及び第２の電圧比較手段の各比較出力の論理和出力をリセット信号として出力することを特徴とするリセット回路。
上記電源電圧生成手段は、上記外部から供給される電源電圧によって作動し、上記基準電圧生成手段から供給される基準電圧により制御されて論理回路用の電源電圧を生成し、
上記電源電圧生成手段により生成された電源電圧は、上記ＯＲゲート手段に動作用電源として供給されるとともに、上記第１の電圧比較手段の入力端子に供給されていることを特徴とする請求項１記載のリセット回路。
上記第１の電圧比較手段は、上記外部から供給される電源電圧によって作動し、上記基準電圧生成手段により生成された基準電圧と上記電源電圧生成手段により生成された電源電圧とを比較し、該第１の電圧比較手段は、上記基準電圧が上記電源電圧よりも高いときに、論理「Ｈ」の比較出力を第１のリセット信号として上記ＯＲゲート手段の一方の入力端子に供給することを特徴とする請求項１記載のリセット回路。
上記分圧手段は、上記外部から供給される電源電圧を２つの抵抗により所定の分圧比で分圧し、該分圧手段の出力電圧は、上記第２の電圧比較手段の入力端子に供給され、
上記第２の電圧比較手段は、上記外部から供給される電源電圧によって作動し、上記基準電圧生成手段により生成された基準電圧と上記分圧手段の出力電圧とを比較して、上記基準電圧が上記分圧手段の出力電圧よりも高いときに、論理「Ｈ」の比較出力を第２のリセット信号として上記ＯＲゲート手段の他方の入力端子に供給することを特徴とする請求項１記載のリセット回路。
上記電源電圧生成手段から供給される電源電圧によって作動し、クロックを発生するクロック発生手段と、
上記電源電圧生成手段から供給される電源電圧によって作動し、上記ＯＲゲート手段からの論理和出力によりリセットされ、上記クロック発生手段からのクロックを計数する計数値の設定自在な計数手段とをさらに備え、
上記計数手段による計数出力をリセット信号とすることを特徴とする請求項１記載のリセット回路。