JPH043132B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明はデジタル計数回路、特にゲートが開い
ている期間中のデジタル入力信号を計数する回路
に関する。 ［従来技術及び発明が解決しようとする問題点］ デジタル計数回路はその名の通り、クロツク信
号の如き一定周期のデジタル入力信号のパルスを
計数するのに用いる。一般に、計数回路は所定期
間計数する為にイネーブル信号とかゲート信号を
も受ける。計数期間が終わると、計数回路はデイ
セーブルされて計数を停止し、計数値がラツチさ
れ、計数回路は所定期間の計数値を出力する。 計数回路は力信号の有する複数のインベントの
中の１つを基準にして計数パルスを検出する。計
数回路はパルス縁の立上りか立下りのどちらか一
方、あるいはパルスの電圧レベルに応答するよう
にしても良い。どちらの方法をとつても、計数回
路は各イベントを１クロツク周期を単位として計
数し、１クロツク周期未満の分解能で計数できな
いので、計数誤差を生じる余地が大いに有る。例
えば、立上り応答型計数回路はパルスの立下りを
検出しないので、計数期間の開始時点が立下り遷
移の前後に関係なく同じ計数値を示すことにな
る。計数開始時点がクロツクの立下りの時点の前
である場合は、後である場合より計数時間はクロ
ツクの1/2周期分長くなる。従つて、多くの場合
計数回路が１クロツク周期を部分に分解して、よ
り正確な計数値即ち、計数期間に受け取つたクロ
ツク周期を分数で表わした計数値（即ち、1/2計
数値）まで示すことが望ましい。 各クロツク周期毎に１イベントのみを計数する
計数回路のもう１つの欠点は計数速度である。即
ち、計数回路の計数速度は入力するクロツク信号
の周波数によつて制限される。 デジタル計数回路の分解能を向上する１つの技
法は２位相のクロツクを印加した２つの独立した
計数回路を用いることである。各計数回路は互い
に180°位相のずれたクロツク信号を受け、計数速
度を効果的に２倍にする。各計数回路の出力はそ
れから論理回路を経て加算され総合計数値を得
る。この技法の明白な欠点はその必要とする回路
が高価且つ複雑になることである。 ［発明の目的］ 従つて、本発明の目的はデジタル入力信号をよ
り正確に計数する改良型デジタル計数回路を提供
することである。 本発明の別の目的は、従来の計数回路の計数分
解能を向上するデジタル計数回路を提供すること
である。 本発明の他の目的は、１クロツク周期未満（即
ち、1/2クロツク周期）を計数するようなデジタ
ル計数回路を提供することである。 本発明の更に他の目的は計数器を１つのみ及び
入力信号として１つのクロツク信号しか必要とし
ないデジタル計数回路を提供することである。 ［発明の概要］ 本発明のデジタル計数回路は計数期間、信号パ
ルスを計数する計数手段と、計数期間の開始時点
及び終了時点で入力信号の論理状態を夫々ラツチ
する第１及び第２ラツチ手段とを含んでいる。そ
れからマイクロプロセツサあるいはデジタル回路
のような補正手段（インタープリタ）により入力
信号のラツチした論理状態を判断し、それに応じ
て計数器の計数値以上に入力信号を分解した計数
値を示す信号を発生する。その結果得られる計数
値は所望の設計に応じて、1/2クロツク周期の計
数値からあるいは1/2計数の分解能を有するクロ
ツクパルス計数値を示すことができる。 計数手段はデジタル計数器で、第１及び第２ラ
ツチ手段はＤ型フリツプフロツプのようなデジタ
ルラツチで夫々構成してもよい。この計数手段は
ゲート信号により決まる計数期間、入力信号のパ
ルスを計数する。デジタルラツチは計数期間の開
始時点と終了時点の２値論理状態を夫々保持す
る。この保持した状態を解釈して計数値の分解能
を更に向上する。 ［実施例］ 第１図は本発明の一実施例であるデジタル計数
回路１０を示している。本発明は線路１４を介し
て受けるクロツク信号の如きデジタル入力信号を
計数するデジタル計数器１２の如き計数手段を含
んでいる。この計数器をイネーブルする為に線路
１６を介してゲート信号も入力する。このデジタ
ル計数器は従来設計のものである。この実施例で
は計数器は信号パルスの立上り遷移を計数する型
のものである。ゲート信号は所定計数時間入力パ
ルスを計数するように計数器をイネーブルする。
計数期間が終了すると、計数器１２は累積計数値
をラツチし、線路１８へ、、データ１として示し
たｎビツトの計数値を出力する。 入力信号及びゲート信号はデジタルラツチ２０
及び２２の如き入力信号の２値論理状態をラツチ
する第１及び第２ラツチ手段にも入力している。
入力信号は各ラツチ２０及び２２のＤ端子のデー
タ入力となり、ゲート信号は各ラツチのクロツク
入力となる。ラツチ２０は計数期間の開始時点
で、ゲート信号の立上り遷移によつてクロツク応
答する。ラツチ２２はゲート信号がラツチ２２に
到着する前に反転器２４で反転されているので、
計数期間の終了時点でゲート信号の立下り遷移に
よつてクロツク応答する。各ラツチがクロツク応
答すると、このクロツク応答の時点で検出した入
力信号の論理状態を保持し、Ｑ出力端子にその論
理状態を出力する。 従つて、ラツチ２０の出力信号GHは計数期間
の開始時点に於ける入力信号の論理状態を示し、
ラツチ２２の出力信号GLは計数期間の終了時点
に於ける入力信号の論理状態を示す。これら２信
号GH及びGLは計数器１２からのデータ１と共
に補正手段３０に送られ、信号GH及びGLは判
断される。補正手段３０は信号GH及びGLの状
態を比較するデジタル論理回路でもよいし、同じ
目的を達成するようにソフトウエアで管理したマ
イクロプロセツサであつてもよい。これらGH及
びGLの比較に応じて補正手段３０はデータ１の
計数値に加算あるいは減算して計数値を調整す
る。補正手段３０の出力であるデータ２は入力信
号の半クロツク周期の総数あるいは1/2の分解能
で表わしたパルスの数を示すことができる。1/2
クロツク周期の数を計数する為には補正手段３０
は計数器１２の計数値を２倍して、その値を信号
GH及びGLの比較に基づいて１計数増減すれば
よい。クロツクパルスの数を計数する為には半ク
ロツク周期の総数を２で割ればよい。 入力信号を半クロツク周期で分解するデジタル
計数回路１０の動作をよく理解する為には第２Ａ
図乃至第２Ｄ図のタイミング波形図及び表１を参
照するとよい。第２Ａ図に於いて、計数器１２の
入力信号はパルス列で示される。ゲート信号パル
スによつて、計数器１２に検出される入力信号パ
ルスの立上り遷移を１個だけ含んだ１周期分の長
さの計数期間が生じている。一方、ラツチ２０は
ゲート信号の立上り遷移でクロツク応答し、計数
期間の開始時点に於ける入力信号の論理状態をラ
ツチする。第２Ａ図に於いて、計数期間の開始時
点に於ける入力信号の論理状態は“０”であるの
で、信号GHも“０”となる。破線で示した波形
は、GHの以前の論理状態が“１”であつた場合
を示している。（以下、同様に以前の状態が“１”
であつた場合を破線で示す。）他方、ラツチ２２
はゲート信号の立下り遷移でクロツク応答するの
で、計数期間の終了の時点に於ける入力信号の論
理状態“０”をラツチする。計数器１２の出力デ
ータ１とGH及びGL信号は第１図で示したよう
に計数期間が終わると補正手段３０に読み込まれ
る。

【表】 表１は補正手段３０が信号GH及びGLの論理
状態を基準にして、補正値及び分解能を向上した
計数値を得る様子を示している。GH及びGLの
両信号が０のときは計数期間は計数したクロツク
周期の全数を含んでいるので、計数器１２の計数
値は正しいと考えられる。従つてデータ１の補正
をする必要がないので、データ２は1/2クロツク
周期の計数値の場合、データ１の値を２倍にし、
分解能を向上した計数値の場合、データ１の値と
同じ値をとる。 第２Ｂ図は計数期間が計数器１２で計数された
立上り遷移の数のクロツク周期より短い場合であ
る。即ち計数期間は３つのクロツク立上りを含ん
だ2.5クロツク周期分に相当している。計数期間
の開始時点に於ける入力信号の論理状態が“０”
であるので、信号GHもゲート信号の立上り遷移
によつて“０”になる。一方、信号GLは計数期
間の終了時点に於ける入力信号の論理状態が
“１”であるので、ゲート信号の立下り遷移によ
つて“１”なる。表１に示したように、GHが
“０”でGLが“１”の場合には補正手段３０はデ
ータ１の値を２倍した1/2クロツク周期の総数か
ら１を減算し、その値を２で割り算する。その結
果、データ２の1/2クロツク周期計数値は５に、
クロツクパルス計数値は2.5になる。 第２Ｃ図に於いて、計数器１２な計数期間に、
１個のクロツクパルスを検出し、この計数期間は
入力信号の論理状態が“１”の時点で開始及び終
了している。従つて信号GH及びGLは共に“１”
となる。この場合計数期間は計数したクロツクの
全数のクロツク周期を含んでいると考えられる。
従つて、データ１の計数値に補正は必要なく、1/
２クロツク周期計数値は、データ１の値の２倍と
なる。 第２Ｄ図は計数期間がデータ１の値より1/2ク
ロツク周期分長い場合を示している。計数器１２
は２個のクロツクの立上り遷移を検出している
が、計数期間は2.5クロツク周期を含んでいる。
入力信号の論理状態が“１”の時点で計数期間が
開始しているので信号GHは“１”になる。信号
GLは入力信号の状態が“０”の時点で計数期間
が終了しているので“０”となる。このGHと
GLの関係は計数期間が未検出の1/2クロツク周期
を含んでいることを示している。従つて、補正手
段３０は計数器１２の計数値に未検出の1/2クロ
ツク周期を加算して調整し、データ２のクロツク
パルス計数値は2.5になる。 以上のように、本発明のデジタル計数回路１０
は単に１周期毎のクロツクの立上りあるいは立下
りの遷移のみを検出した場合や、信号入力の電圧
レベルを検出した場合と比較して、1/2クロツク
周期の計数をすることにより、計数分解能を向上
している。デジタル計数回路１０は事実上デジタ
ル計数器の分解能を２倍に向上している。データ
２の値を1/2クロツク周期の総計数値にするか、
１／２計数の分解能を有するクロツクパルス計数値
にするかは用途に応じて自由に設定できる。 以上の説明の中で強調すべきことは第１図、第
２図及び表１は単に便宜的な例であつて、本発明
の範囲を何ら制限するものではないということで
ある。ラツチ２２はクロツクの立下り遷移応答型
のものでもよく、その場合反転器２４は取り除か
れる。また、計数器１２は入力信号の電圧レベル
応答型あるいは入力クロツクパルスの立下り遷移
応答型のものでもよい。そのような場合、デジタ
ル計数回路１０の適当な変更を本発明の範囲内に
於いて当業者な容易に実施できるであろう。 以上、好適実施例により本発明の原理を説明し
たが、本発明の要旨を逸脱することなく本発明を
１個の集積回路で実現するというような様々な変
更が可能であることは当業者にとつて明らかであ
る。 ［発明の効果］ 本発明によれば、ラツチ手段が記憶した計数期
間（ゲート信号期間）の開始及び終了時点に於け
るデジタル入力信号の論理状態により、計数手段
の計数値に含まれている誤差を補正し、計数分解
能を向上できる。また、必要なデジタル入力信号
（クロツク信号）は１種類で、計数器も１個でよ
いので、簡単な回路構成により計数分解能を向上
したジタル計数回路が小型且つ安価に実現でき
る。

【図面の簡単な説明】

第１図は本発明のデジタル計数回路１０の好適
実施例の回路図、第２図は第１図の回路の動作を
説明するためのタイミング波形図である。 １２……計数手段、２０，２２，２４……ラツ
チ手段、３０……補正手段。

Claims (1)

【特許請求の範囲】
1. １ デジタル入力信号と無関係に発生するゲート
   信号期間中に発生する上記デジタル入力信号を計
   数するデジタル計数回路において、上記ゲート信
   号期間中の上記デジタル入力信号を計数する計数
   手段と、上記ゲート信号の前後縁に於ける上記デ
   ジタル入力信号の論理状態を夫々記憶するラツチ
   手段と、上記計数手段の出力を上記ラツチ手段の
   出力に応じて補正する補正手段とを具えることを
   特徴とするデジタル計数回路。