JPH08327678A - パルス幅測定回路 - Google Patents
パルス幅測定回路Info
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- JPH08327678A JPH08327678A JP8128083A JP12808396A JPH08327678A JP H08327678 A JPH08327678 A JP H08327678A JP 8128083 A JP8128083 A JP 8128083A JP 12808396 A JP12808396 A JP 12808396A JP H08327678 A JPH08327678 A JP H08327678A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
- H03K9/08—Demodulating pulses which have been modulated with a continuously-variable signal of duration- or width-mudulated pulses or of duty-cycle modulated pulses
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 幅の異なるパルスに対してリセットの必要が
なく、かつ１００ナノ秒未満のパルスの幅を正確に測定
できる自動高速パルス幅測定回路を提供すること。 【解決手段】 （ｉ）その持続時間を測定しようとする
パルス２０、３０を受け取り、受け取ったパルスに応答
してパルス存在信号７６を活動化させる比較回路１２
と、（ｉｉ）パルス存在信号に応答してカウントし、受
け取ったパルスの持続時間を表すパルス・カウントを出
力するカウンタ７８、８０と、（ｉｉｉ）パルス存在信
号の前縁に応答してリセット信号を発生し、パルス存在
信号の前縁に応答してカウンタを基準カウントに自動的
にリセットするリセット回路８８、９０、９２とを含む
パルス幅測定回路が提供される。
なく、かつ１００ナノ秒未満のパルスの幅を正確に測定
できる自動高速パルス幅測定回路を提供すること。 【解決手段】 （ｉ）その持続時間を測定しようとする
パルス２０、３０を受け取り、受け取ったパルスに応答
してパルス存在信号７６を活動化させる比較回路１２
と、（ｉｉ）パルス存在信号に応答してカウントし、受
け取ったパルスの持続時間を表すパルス・カウントを出
力するカウンタ７８、８０と、（ｉｉｉ）パルス存在信
号の前縁に応答してリセット信号を発生し、パルス存在
信号の前縁に応答してカウンタを基準カウントに自動的
にリセットするリセット回路８８、９０、９２とを含む
パルス幅測定回路が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、電気パル
スの幅を測定する回路に関する。さらに具体的には、自
動高速パルス幅測定回路に関する。
スの幅を測定する回路に関する。さらに具体的には、自
動高速パルス幅測定回路に関する。
【０００２】
【従来の技術】電気パルスの幅（持続時間）を測定する
回路は既知である。パルスは、一般に、電流波形または
電圧波形の形をしている。測定回路は、波形を受け取
り、受け取ったパルスの幅の可視表示を行う。
回路は既知である。パルスは、一般に、電流波形または
電圧波形の形をしている。測定回路は、波形を受け取
り、受け取ったパルスの幅の可視表示を行う。
【０００３】しかしながら、既知のパルス幅測定回路に
は動作上の欠点がある。まず、既知のパルス幅測定回路
は、入リパルスが測定回路を「トリガ」するようにリセ
ットする必要がある。例えば、オシロスコープは、幅の
異なるパルスを測定する前に初期設定する必要がある。
回路をリセットする時間だけ、実際のパルス幅の測定を
行うのに利用できる時間が短縮され、したがって回路の
測定効率が制限される。
は動作上の欠点がある。まず、既知のパルス幅測定回路
は、入リパルスが測定回路を「トリガ」するようにリセ
ットする必要がある。例えば、オシロスコープは、幅の
異なるパルスを測定する前に初期設定する必要がある。
回路をリセットする時間だけ、実際のパルス幅の測定を
行うのに利用できる時間が短縮され、したがって回路の
測定効率が制限される。
【０００４】さらに、周知のパルス幅測定回路は、トラ
ンジスタ−トランジスタ論理（ＴＴＬ）回路で実施され
ることが多い。ＴＴＬ回路は、回路内のトランジスタが
飽和状態に至り、その結果伝搬時間が増加するので、そ
の発生する動作速度に基本的に限界がある。したがっ
て、従来のＴＴＬパルス幅測定回路では、持続時間の極
端に短い（１００ナノ秒またはそれ以下の）電気パルス
を測定することができない。
ンジスタ−トランジスタ論理（ＴＴＬ）回路で実施され
ることが多い。ＴＴＬ回路は、回路内のトランジスタが
飽和状態に至り、その結果伝搬時間が増加するので、そ
の発生する動作速度に基本的に限界がある。したがっ
て、従来のＴＴＬパルス幅測定回路では、持続時間の極
端に短い（１００ナノ秒またはそれ以下の）電気パルス
を測定することができない。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、幅の異なるパルスに対してリセットの必要がな
く、かつ１００ナノ秒未満のパルスの幅を正確に測定で
きる自動高速パルス幅測定回路を提供することである。
目的は、幅の異なるパルスに対してリセットの必要がな
く、かつ１００ナノ秒未満のパルスの幅を正確に測定で
きる自動高速パルス幅測定回路を提供することである。
【０００６】
（ｉ）その持続時間を測定しようとするパルスを受け取
り、受け取ったパルスに応答してパルス存在信号を活動
化させる比較回路と、（ｉｉ）パルス存在信号に応答し
てカウントし、受け取ったパルスの持続時間を表すパル
ス・カウントを出力するカウンタと、（ｉｉｉ）パルス
存在信号の前縁に応答してリセット信号を発生し、パル
ス存在信号の前縁に応答してカウンタを基準カウントに
自動的にリセットするリセット回路とを含むパルス幅測
定回路を提供する。比較回路はＥＣＬ回路として実施さ
れ、カウンタはＴＴＬ回路として実施される。ＥＣＬ−
ＴＴＬ変換回路は比較回路とカウンタの間に配置され
る。リセット回路は、パルス存在信号の前縁に応答して
所定の時間カウンタのリセットを遅延させるカウンタ遅
延回路を含む。ラッチは、パルス存在信号の後縁に応答
してカウンタの内容を記憶するようにクロックされる。
り、受け取ったパルスに応答してパルス存在信号を活動
化させる比較回路と、（ｉｉ）パルス存在信号に応答し
てカウントし、受け取ったパルスの持続時間を表すパル
ス・カウントを出力するカウンタと、（ｉｉｉ）パルス
存在信号の前縁に応答してリセット信号を発生し、パル
ス存在信号の前縁に応答してカウンタを基準カウントに
自動的にリセットするリセット回路とを含むパルス幅測
定回路を提供する。比較回路はＥＣＬ回路として実施さ
れ、カウンタはＴＴＬ回路として実施される。ＥＣＬ−
ＴＴＬ変換回路は比較回路とカウンタの間に配置され
る。リセット回路は、パルス存在信号の前縁に応答して
所定の時間カウンタのリセットを遅延させるカウンタ遅
延回路を含む。ラッチは、パルス存在信号の後縁に応答
してカウンタの内容を記憶するようにクロックされる。
【０００７】
【発明の実施の形態】本発明の好ましい実施形態の回路
１０を図１および図２に示す。これらの図に示す回路１
０は、受け取った電流波形または電圧波形の一連のパル
スの各々の幅を連続的に測定するのに使用される。この
回路は、連続する各パルスの検出時にリセットまたはト
リガする必要がないので、連続的に活動状態にある。
１０を図１および図２に示す。これらの図に示す回路１
０は、受け取った電流波形または電圧波形の一連のパル
スの各々の幅を連続的に測定するのに使用される。この
回路は、連続する各パルスの検出時にリセットまたはト
リガする必要がないので、連続的に活動状態にある。
【０００８】受け取ったパルスは、正か負のどちらか、
または正パルスと負パルスの組合せである。図１および
図２に示す回路１０は、＋５ボルトないし＋８００ボル
トの正パルスを処理できる。同様に、回路１０は、−５
ボルトないし−８００ボルトの負パルスを処理できる。
または正パルスと負パルスの組合せである。図１および
図２に示す回路１０は、＋５ボルトないし＋８００ボル
トの正パルスを処理できる。同様に、回路１０は、−５
ボルトないし−８００ボルトの負パルスを処理できる。
【０００９】回路１０は、比較回路１２と変換回路１４
（共に図１に示す）とパルス幅測定回路１６（図２に示
す）とを含む。比較回路１２は、正比較回路１２ａと負
比較回路１２ｂを含む。比較回路１２は、エミッタ結合
論理（ＥＣＬ）回路として実施される。
（共に図１に示す）とパルス幅測定回路１６（図２に示
す）とを含む。比較回路１２は、正比較回路１２ａと負
比較回路１２ｂを含む。比較回路１２は、エミッタ結合
論理（ＥＣＬ）回路として実施される。
【００１０】パルス幅測定回路１６は、トランジスタ−
トランジスタ論理（ＴＴＬ）回路として実施される。Ｅ
ＣＬ比較回路１２は、その入力端に存在するＥＣＬ論理
レベルをその出力端でＴＴＬ論理レベルに変換する変換
回路１４によってＴＴＬ測定回路１６に結合される。
トランジスタ論理（ＴＴＬ）回路として実施される。Ｅ
ＣＬ比較回路１２は、その入力端に存在するＥＣＬ論理
レベルをその出力端でＴＴＬ論理レベルに変換する変換
回路１４によってＴＴＬ測定回路１６に結合される。
【００１１】正パルス入力は、正比較回路１２ａの入力
端２０で検知される。正パルスは、抵抗２４および２６
を含む分圧器網を介して比較器２２の非反転入力端に印
加される。図示の回路では、抵抗２４の値は３２ＫΩ
に、抵抗２６の値は１００Ωにしてある。抵抗２４およ
び２６の値は、比較器２２の非反転入力端での電圧スイ
ングが、＋５ボルトないし＋８００ボルトの正パルス入
力に対してフルスケールで０ボルトないし２．５ボルト
となるように選択されている。
端２０で検知される。正パルスは、抵抗２４および２６
を含む分圧器網を介して比較器２２の非反転入力端に印
加される。図示の回路では、抵抗２４の値は３２ＫΩ
に、抵抗２６の値は１００Ωにしてある。抵抗２４およ
び２６の値は、比較器２２の非反転入力端での電圧スイ
ングが、＋５ボルトないし＋８００ボルトの正パルス入
力に対してフルスケールで０ボルトないし２．５ボルト
となるように選択されている。
【００１２】負パルス入力は、負比較回路１２ｂの入力
端３０で検知される。負パルスは、抵抗３４および３６
を含む分圧器網を介して比較器３２の反転入力端に印加
される。図示の回路では、抵抗３４の値を３２ＫΩ、抵
抗３６の値を１００Ωにしてあり、したがって比較器３
２の反転入力端での電圧スイングが−５ボルトないし−
８００ボルトの負パルス入力に対してフルスケールで０
ボルトないし−２．５ボルトになる。
端３０で検知される。負パルスは、抵抗３４および３６
を含む分圧器網を介して比較器３２の反転入力端に印加
される。図示の回路では、抵抗３４の値を３２ＫΩ、抵
抗３６の値を１００Ωにしてあり、したがって比較器３
２の反転入力端での電圧スイングが−５ボルトないし−
８００ボルトの負パルス入力に対してフルスケールで０
ボルトないし−２．５ボルトになる。
【００１３】比較器２２および３２は、好ましい実施形
態では、ＳＰ９６８５型比較器（ＥＣＬ回路）である。
パルス幅測定回路１６のＴＴＬ論理と異なり、ＥＣＬ比
較器では、比較器内のトランジスタの活動領域動作が可
能であり、安定性およびこの領域とカットオフの間の切
換えがほんのわずかな入力電圧スイングで達成される。
ＥＣＬ回路では、入力電圧は、トランジスタをオンオフ
させないが、電流をあるトランジスタから別のトランジ
スタに切り換える。出力は、エミッタ・フォロワを介し
てコレクタで取り出される。
態では、ＳＰ９６８５型比較器（ＥＣＬ回路）である。
パルス幅測定回路１６のＴＴＬ論理と異なり、ＥＣＬ比
較器では、比較器内のトランジスタの活動領域動作が可
能であり、安定性およびこの領域とカットオフの間の切
換えがほんのわずかな入力電圧スイングで達成される。
ＥＣＬ回路では、入力電圧は、トランジスタをオンオフ
させないが、電流をあるトランジスタから別のトランジ
スタに切り換える。出力は、エミッタ・フォロワを介し
てコレクタで取り出される。
【００１４】比較器２２および３２の出力のスイング
は、−１．３ボルトの両側で±０．４ボルトである。す
なわち、比較器の論理ハイ出力は−０．９ボルトであ
り、比較器の論理ロー出力は−１．３ボルトである。こ
れらの比較器それぞれの非反転出力は、ＥＣＬ−ＴＴＬ
変換回路１４に直接送られ、その結果比較器の出力が、
ＴＴＬ論理レベルに変換されて、ＴＴＬ測定回路１６に
よって検出・操作できるようになる。
は、−１．３ボルトの両側で±０．４ボルトである。す
なわち、比較器の論理ハイ出力は−０．９ボルトであ
り、比較器の論理ロー出力は−１．３ボルトである。こ
れらの比較器それぞれの非反転出力は、ＥＣＬ−ＴＴＬ
変換回路１４に直接送られ、その結果比較器の出力が、
ＴＴＬ論理レベルに変換されて、ＴＴＬ測定回路１６に
よって検出・操作できるようになる。
【００１５】比較器２２および３２の反転出力と非反転
出力はどちらも、フィードバック網を介して、それぞれ
比較器２２および３２の反転入力端と非反転入力端にフ
ィードバックされる。正比較回路１２ａ用のフィードバ
ック網は、抵抗３８、４０、４２、４４、４６、４８、
５０を含む。抵抗３８と４０は１３０Ω、抵抗４２と４
４は８２Ω、抵抗４６、４８、５０は、それぞれ５６Ｋ
Ω、１００Ω、３３ＫΩである。
出力はどちらも、フィードバック網を介して、それぞれ
比較器２２および３２の反転入力端と非反転入力端にフ
ィードバックされる。正比較回路１２ａ用のフィードバ
ック網は、抵抗３８、４０、４２、４４、４６、４８、
５０を含む。抵抗３８と４０は１３０Ω、抵抗４２と４
４は８２Ω、抵抗４６、４８、５０は、それぞれ５６Ｋ
Ω、１００Ω、３３ＫΩである。
【００１６】負比較回路１２ｂ用のフィードバック網
は、抵抗５２、５４、５６、５８、６０、６２、６４、
６６と、２．２ボルトのツェナー・ダイオード６８を含
む。抵抗５２と５４は１３０Ω、抵抗５６と５８は８２
Ω、抵抗６０と６２は３３ＫΩ、抵抗６４および６６は
それぞれ１００Ωおよび２ＫΩである。ツェナー・ダイ
オード６８は、比較器３２の非反転入力端に存在する出
力電圧をオフセットする。
は、抵抗５２、５４、５６、５８、６０、６２、６４、
６６と、２．２ボルトのツェナー・ダイオード６８を含
む。抵抗５２と５４は１３０Ω、抵抗５６と５８は８２
Ω、抵抗６０と６２は３３ＫΩ、抵抗６４および６６は
それぞれ１００Ωおよび２ＫΩである。ツェナー・ダイ
オード６８は、比較器３２の非反転入力端に存在する出
力電圧をオフセットする。
【００１７】正比較回路１２ａ用のフィードバック網お
よび負比較回路１２ｂ用のフィードバック網は、大きさ
の小さい入力パルスに対して雑音を減少させる。これら
のフィードバック網はまた、位相外れ信号をそれらのそ
れぞれの比較器にフィードバックして、ヒステリシスを
防ぐために比較器によって測定される差を誇張する役目
をする。
よび負比較回路１２ｂ用のフィードバック網は、大きさ
の小さい入力パルスに対して雑音を減少させる。これら
のフィードバック網はまた、位相外れ信号をそれらのそ
れぞれの比較器にフィードバックして、ヒステリシスを
防ぐために比較器によって測定される差を誇張する役目
をする。
【００１８】したがって、比較回路１２の入力端２０ま
たは３０に正または負のパルスが存在する場合、比較器
２２および３２の出力は、それぞれ、ＥＣＬ論理高レベ
ル（−０．９ボルト）である。ＥＣＬ−ＴＴＬ変換回路
１４は、このＥＣＬ論理高レベルを＋５ボルトのＴＴＬ
論理高レベルに変換する変換器７０（ＭＣ１０１２５Ｌ
型）を含む。内部電圧基準Ｖbbは、変換器７０のすべて
の未使用入力端に結合される。コンデンサ７２（０．１
マイクロファラッド（μＦ））は、この電圧基準をろ過
する。
たは３０に正または負のパルスが存在する場合、比較器
２２および３２の出力は、それぞれ、ＥＣＬ論理高レベ
ル（−０．９ボルト）である。ＥＣＬ−ＴＴＬ変換回路
１４は、このＥＣＬ論理高レベルを＋５ボルトのＴＴＬ
論理高レベルに変換する変換器７０（ＭＣ１０１２５Ｌ
型）を含む。内部電圧基準Ｖbbは、変換器７０のすべて
の未使用入力端に結合される。コンデンサ７２（０．１
マイクロファラッド（μＦ））は、この電圧基準をろ過
する。
【００１９】ＥＣＬ−ＴＴＬ変換回路７０のＴＴＬ出力
は、ＴＴＬ測定回路１６への入力として使用される（図
２参照）。正比較回路と負比較回路から供給された出力
は、ＮＡＮＤゲート７４で結合されて、測定中のパルス
の前縁を表すパルス存在信号７６をＴＴＬ測定回路１６
に提供する。パルス存在信号は、比較器２２の出力と比
較器３２の出力のどちらか一方が活動状態（−０．９ボ
ルト）であるときはいつでも活動状態（正）である。パ
ルス存在信号７６の前縁を使用して、一対のカウンタ７
８と８０がリセットされる。これらのカウンタは、発振
器ＯＳＣ８２によって駆動されると、比較回路１２によ
って検出されるパルスの幅を表す数値カウントを与え
る。パルス存在信号の後縁を使用して、一対のラッチ８
４と８６がリセットされる。これらのラッチは、測定中
のパルスが終了した際にカウンタ７８および８０によっ
て示される最後のカウントのスナップショットを行う。
は、ＴＴＬ測定回路１６への入力として使用される（図
２参照）。正比較回路と負比較回路から供給された出力
は、ＮＡＮＤゲート７４で結合されて、測定中のパルス
の前縁を表すパルス存在信号７６をＴＴＬ測定回路１６
に提供する。パルス存在信号は、比較器２２の出力と比
較器３２の出力のどちらか一方が活動状態（−０．９ボ
ルト）であるときはいつでも活動状態（正）である。パ
ルス存在信号７６の前縁を使用して、一対のカウンタ７
８と８０がリセットされる。これらのカウンタは、発振
器ＯＳＣ８２によって駆動されると、比較回路１２によ
って検出されるパルスの幅を表す数値カウントを与え
る。パルス存在信号の後縁を使用して、一対のラッチ８
４と８６がリセットされる。これらのラッチは、測定中
のパルスが終了した際にカウンタ７８および８０によっ
て示される最後のカウントのスナップショットを行う。
【００２０】パルス存在信号７６がカウンタ７８および
８０（７４Ｆ２６９型）を基準（０）カウントにリセッ
トする方法は次のとおりである。パルス存在信号７６
は、プログラマブル読取り専用メモリ（ＰＲＯＭ）８８
の第１のアドレス線Ａ0と、第２のＮＡＮＤゲート９０
および第３のＮＡＮＤゲート９２の一方の入力端とに送
られる。ＰＲＯＭ８８（８２Ｓ１２３Ｎ型）は、第１の
アドレス線Ａ0に対応する第１の出力線Ｑ1をＰＲＯＭ８
８の第２のアドレス線Ａ1にフィードバックすることに
よって、カウンタ７８と８０およびラッチ８４と８６の
リセットを遅延させる（信号の劣化のない）遅延装置と
して働く。第２の出力線Ｑ2は、第３のアドレス線Ａ
2と、ＮＡＮＤゲート９０の第２の入力端とに送られる
（ＮＡＮＤゲート９０の第１の入力はパルス存在信号７
６によって供給されている）。ＮＡＮＤゲート９０の出
力はＮＡＮＤゲート９２の第２の入力端に送られる（Ｎ
ＡＮＤゲート９２の第１の入力もパルス存在信号７６に
よって供給されている）。ＮＡＮＤゲート９２の出力
は、各カウンタの反転ＰＥ（並列エネーブル）線を活動
化させる（ローに駆動する）ことによってカウンタをリ
セットして、カウンタにすべての０をロードする。した
がって、カウンタ７８および８０は、２つのＰＲＯＭメ
モリのアクセス時間（それぞれ一般に２５〜３０ナノ
秒）の遅延と、ＮＡＮＤゲート９０および９２によって
与えられる（それぞれ一般に５ナノ秒）遅延の後に、パ
ルス存在信号７６によってリセットされる。したがっ
て、カウンタ７８および８０は、パルス存在信号７６が
活動化してから約６０〜７０ナノ秒後にリセットされ
る。
８０（７４Ｆ２６９型）を基準（０）カウントにリセッ
トする方法は次のとおりである。パルス存在信号７６
は、プログラマブル読取り専用メモリ（ＰＲＯＭ）８８
の第１のアドレス線Ａ0と、第２のＮＡＮＤゲート９０
および第３のＮＡＮＤゲート９２の一方の入力端とに送
られる。ＰＲＯＭ８８（８２Ｓ１２３Ｎ型）は、第１の
アドレス線Ａ0に対応する第１の出力線Ｑ1をＰＲＯＭ８
８の第２のアドレス線Ａ1にフィードバックすることに
よって、カウンタ７８と８０およびラッチ８４と８６の
リセットを遅延させる（信号の劣化のない）遅延装置と
して働く。第２の出力線Ｑ2は、第３のアドレス線Ａ
2と、ＮＡＮＤゲート９０の第２の入力端とに送られる
（ＮＡＮＤゲート９０の第１の入力はパルス存在信号７
６によって供給されている）。ＮＡＮＤゲート９０の出
力はＮＡＮＤゲート９２の第２の入力端に送られる（Ｎ
ＡＮＤゲート９２の第１の入力もパルス存在信号７６に
よって供給されている）。ＮＡＮＤゲート９２の出力
は、各カウンタの反転ＰＥ（並列エネーブル）線を活動
化させる（ローに駆動する）ことによってカウンタをリ
セットして、カウンタにすべての０をロードする。した
がって、カウンタ７８および８０は、２つのＰＲＯＭメ
モリのアクセス時間（それぞれ一般に２５〜３０ナノ
秒）の遅延と、ＮＡＮＤゲート９０および９２によって
与えられる（それぞれ一般に５ナノ秒）遅延の後に、パ
ルス存在信号７６によってリセットされる。したがっ
て、カウンタ７８および８０は、パルス存在信号７６が
活動化してから約６０〜７０ナノ秒後にリセットされ
る。
【００２１】カウンタは、連続的に動作する発振器８２
によって与えられる速度でカウントする。好ましい実施
形態では、発振器は、８０メガヘルツ（ＭＨｚ）で発振
するが、高速クロックまたは低速クロックの使用が企図
される。しかし、カウンタは、リセットされた後に復帰
時間を要し、その間中カウンタは発振器に応答しないの
で、反転ＰＥ線によってリセットされた直後にカウント
を開始することができない。したがって、発振器８２と
カウンタ７８および８０との間に遅延を導入するための
遅延回路９６が設けられる。遅延回路９６は、４つのイ
ンバータ９８、１００、１０２、１０４を含む。各イン
バータは、２．５ナノ秒程度の遅延を与える。
によって与えられる速度でカウントする。好ましい実施
形態では、発振器は、８０メガヘルツ（ＭＨｚ）で発振
するが、高速クロックまたは低速クロックの使用が企図
される。しかし、カウンタは、リセットされた後に復帰
時間を要し、その間中カウンタは発振器に応答しないの
で、反転ＰＥ線によってリセットされた直後にカウント
を開始することができない。したがって、発振器８２と
カウンタ７８および８０との間に遅延を導入するための
遅延回路９６が設けられる。遅延回路９６は、４つのイ
ンバータ９８、１００、１０２、１０４を含む。各イン
バータは、２．５ナノ秒程度の遅延を与える。
【００２２】図示の縦続構造のカウンタではカウンタ７
８および８０用のクロック・パルス（ＣＰ）入力は互い
に結合できないので、これらのカウンタのそれぞれで遅
延は異なる。したがって、発振器８２の出力は、２つの
インバータ（９８および１０４）を通過してから、カウ
ンタ７８のＣＰ入力に渡される。同時に、発振器８２の
出力は、遅延回路９６内のすべての４つのインバータを
通過してから、カウンタ８０のＣＰ入力に渡される。
８および８０用のクロック・パルス（ＣＰ）入力は互い
に結合できないので、これらのカウンタのそれぞれで遅
延は異なる。したがって、発振器８２の出力は、２つの
インバータ（９８および１０４）を通過してから、カウ
ンタ７８のＣＰ入力に渡される。同時に、発振器８２の
出力は、遅延回路９６内のすべての４つのインバータを
通過してから、カウンタ８０のＣＰ入力に渡される。
【００２３】したがって、測定しようとするパルスの前
縁がパルス存在信号７６を活動化させた後、カウンタ
は、約６５〜７５ナノ秒（ＰＲＯＭメモリの２つのアク
セス時間それぞれ２５〜３０ナノ秒と、各ＮＡＮＤゲー
ト９０および９２についての５ナノ秒と、さらに遅延回
路インバータ９８および１０４についての５ナノ秒とを
加えた時間）後にカウントを開始する。したがって、測
定しようとするパルスが終了すると、同様の後縁遅延を
測定回路１６によって導入して、パルスの後縁の検出時
に導入された遅延を補償する必要がある。この後縁遅延
は、次のようにＰＲＯＭ８８およびＮＡＮＤゲート９４
によって与えられる。
縁がパルス存在信号７６を活動化させた後、カウンタ
は、約６５〜７５ナノ秒（ＰＲＯＭメモリの２つのアク
セス時間それぞれ２５〜３０ナノ秒と、各ＮＡＮＤゲー
ト９０および９２についての５ナノ秒と、さらに遅延回
路インバータ９８および１０４についての５ナノ秒とを
加えた時間）後にカウントを開始する。したがって、測
定しようとするパルスが終了すると、同様の後縁遅延を
測定回路１６によって導入して、パルスの後縁の検出時
に導入された遅延を補償する必要がある。この後縁遅延
は、次のようにＰＲＯＭ８８およびＮＡＮＤゲート９４
によって与えられる。
【００２４】パルス（その幅を測定回路１６が測定す
る）が完了すると、比較回路１２は、パルスの後縁を検
出し、パルス存在信号７６を非活動化する。パルス存在
信号が非活動化されると、ＰＲＯＭ８８の出力Ｑ2は、
ＰＲＯＭメモリの２アクセス・サイクル後に負になり、
ＰＲＯＭのアドレス線Ａ2に供給される。ＰＲＯＭの出
力Ｑ3は、ＮＡＮＤゲート９４の両方の入力端に供給さ
れる。ＮＡＮＤゲート９４の出力は、次いでラッチ８４
および８６のクロック入力端に送られ、その結果カウン
タ７８および８０にロードされた現在のカウントがそれ
ぞれラッチ８４および８６内にラッチされる。
る）が完了すると、比較回路１２は、パルスの後縁を検
出し、パルス存在信号７６を非活動化する。パルス存在
信号が非活動化されると、ＰＲＯＭ８８の出力Ｑ2は、
ＰＲＯＭメモリの２アクセス・サイクル後に負になり、
ＰＲＯＭのアドレス線Ａ2に供給される。ＰＲＯＭの出
力Ｑ3は、ＮＡＮＤゲート９４の両方の入力端に供給さ
れる。ＮＡＮＤゲート９４の出力は、次いでラッチ８４
および８６のクロック入力端に送られ、その結果カウン
タ７８および８０にロードされた現在のカウントがそれ
ぞれラッチ８４および８６内にラッチされる。
【００２５】したがって、ラッチ８４および８６は、測
定しようとするパルスの後縁がパルス存在信号７６を非
活動状態に駆動してから約８０〜９５ナノ秒（ＰＲＯＭ
メモリの３つのアクセス時間それぞれ２５〜３０ナノ秒
と、ＮＡＮＤゲート９４によって与えられる遅延につい
ての５ナノ秒とを加えた時間）後にクロックされる。こ
の後縁遅延は、ラッチ８４および８６の入力端における
データがラッチ内に有効にクロックされるには数ナノ秒
間存続しなければならないので、測定回路１６によって
導入される前縁遅延（６５〜７５ナノ秒）よりもわずか
に大きい。
定しようとするパルスの後縁がパルス存在信号７６を非
活動状態に駆動してから約８０〜９５ナノ秒（ＰＲＯＭ
メモリの３つのアクセス時間それぞれ２５〜３０ナノ秒
と、ＮＡＮＤゲート９４によって与えられる遅延につい
ての５ナノ秒とを加えた時間）後にクロックされる。こ
の後縁遅延は、ラッチ８４および８６の入力端における
データがラッチ内に有効にクロックされるには数ナノ秒
間存続しなければならないので、測定回路１６によって
導入される前縁遅延（６５〜７５ナノ秒）よりもわずか
に大きい。
【００２６】このようにして、回路１０によって検出さ
れる各連続パルスの幅を表すカウントがラッチ８４およ
び８６に記憶される。このデータは、ラッチによって１
対のバッファ１０６および１０８（７４ＬＳ２４４型）
に出力され、かつこれらのバッファによって後の処理用
の回路（図示せず）に出力される。例えば、バッファの
内容は、２進−７セグメント表示回路に送られ、その結
果パルス幅の数値表現が表示装置上に表示される。
れる各連続パルスの幅を表すカウントがラッチ８４およ
び８６に記憶される。このデータは、ラッチによって１
対のバッファ１０６および１０８（７４ＬＳ２４４型）
に出力され、かつこれらのバッファによって後の処理用
の回路（図示せず）に出力される。例えば、バッファの
内容は、２進−７セグメント表示回路に送られ、その結
果パルス幅の数値表現が表示装置上に表示される。
【００２７】図２に示すように、コンピュータ制御信号
−パルス幅データは、バッファ１０６および１０８それ
ぞれの１Ｇ反転入力および２Ｇ反転入力端に結合され
る。この制御信号は、コンピュータがバッファにそのパ
ルス幅データの内容を出力するように自動的に要求する
ための手段となる。バッファ内のデータは、検出された
最新のパルスの幅の表示である。
−パルス幅データは、バッファ１０６および１０８それ
ぞれの１Ｇ反転入力および２Ｇ反転入力端に結合され
る。この制御信号は、コンピュータがバッファにそのパ
ルス幅データの内容を出力するように自動的に要求する
ための手段となる。バッファ内のデータは、検出された
最新のパルスの幅の表示である。
【００２８】開示した回路では、８０ＭＨｚ（８×１０
7サイクル毎秒）発振器が使用されており、カウンタ７
８および８０の各カウントは、この値の逆数すなわち１
２．５ナノ秒を表す。したがって、バッファ１０６に含
まれる最下位ビット（ＬＳＢ）は、１２．５ナノ秒のパ
ルス幅（持続時間）を表し、一方、バッファ１０８に含
まれる最上位ビット（ＭＳＢ）は、１０２．４マイクロ
秒（μ秒）のパルス幅（持続時間）を表す。このように
して、回路１０は、検出されたパルスの幅を測定する際
に高い精度をもたらす。さらに、この測定回路は、連続
的に動作でき、１００ナノ秒毎にパルスの変動する幅を
検出し測定することができる。回路を連続するパルスの
中間でリセットしたり、個々のパルスごとにトリガした
りする必要はない。さらに、この回路は、広い範囲の入
力パルス電圧レベルに適合するように変更する必要がな
い。
7サイクル毎秒）発振器が使用されており、カウンタ７
８および８０の各カウントは、この値の逆数すなわち１
２．５ナノ秒を表す。したがって、バッファ１０６に含
まれる最下位ビット（ＬＳＢ）は、１２．５ナノ秒のパ
ルス幅（持続時間）を表し、一方、バッファ１０８に含
まれる最上位ビット（ＭＳＢ）は、１０２．４マイクロ
秒（μ秒）のパルス幅（持続時間）を表す。このように
して、回路１０は、検出されたパルスの幅を測定する際
に高い精度をもたらす。さらに、この測定回路は、連続
的に動作でき、１００ナノ秒毎にパルスの変動する幅を
検出し測定することができる。回路を連続するパルスの
中間でリセットしたり、個々のパルスごとにトリガした
りする必要はない。さらに、この回路は、広い範囲の入
力パルス電圧レベルに適合するように変更する必要がな
い。
【００２９】以上、パルス幅測定回路の好ましい実施形
態について説明した。しかし、以上の説明を念頭に置け
ば、この説明が例によってのみ行われること、本発明が
本願に開示の特定の実施形態に限定されるものではない
こと、また頭記の特許請求の範囲とその均等物によって
定義される本発明の真の範囲から逸脱することなく、開
示の回路に対する様々な再配置、修正および置換が実施
できることが理解されよう。特に、開示の回路の構成部
品を詳細に説明したが、同じ機能を果たすことのできる
他の構成部品が開示の構成部品の代わりに使用できるこ
とが企図されている。
態について説明した。しかし、以上の説明を念頭に置け
ば、この説明が例によってのみ行われること、本発明が
本願に開示の特定の実施形態に限定されるものではない
こと、また頭記の特許請求の範囲とその均等物によって
定義される本発明の真の範囲から逸脱することなく、開
示の回路に対する様々な再配置、修正および置換が実施
できることが理解されよう。特に、開示の回路の構成部
品を詳細に説明したが、同じ機能を果たすことのできる
他の構成部品が開示の構成部品の代わりに使用できるこ
とが企図されている。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）（ｉ）その持続時間を測定しようと
するパルスを受け取り、前記受け取ったパルスに応答し
てパルス存在信号を活動化させる比較回路と、（ｉｉ）
前記パルス存在信号に応答してカウントし、前記受け取
ったパルスの持続時間を表すパルス・カウントを出力す
るカウンタと、（ｉｉｉ）前記パルス存在信号の前縁に
応答してリセット信号を発生し、前記パルス存在信号の
前記前縁に応答して前記カウンタを基準カウントに自動
的にリセットするリセット回路とを含むパルス幅測定回
路。 （２）前記比較回路がＥＣＬ回路として実施され、前記
カウンタがＴＴＬ回路として実施され、さらに前記比較
回路と前記カウンタの間に配置されたＥＣＬ−ＴＴＬ変
換回路を含むことを特徴とする、請求項１に記載の測定
回路。 （３）前記比較回路が、それぞれ正パルスおよび負パル
スを受け取る正比較回路および負比較回路を含むことを
特徴とする、請求項２に記載の測定回路。 （４）前記リセット回路が、前記パルス存在信号の前記
前縁に応答して所定の時間前記カウンタの前記リセット
を遅延させるカウンタ遅延回路を含むことを特徴とす
る、請求項２に記載の測定回路。 （５）前記カウンタ遅延回路がプログラマブル読取り専
用メモリ（ＰＲＯＭ）回路を含むことを特徴とする、請
求項４に記載の測定回路。 （６）前記カウンタが発振器によって与えられる速度で
カウントし、前記発振器が、前記カウンタの前記発振器
に対する応答を所定の時間だけ遅延させる発振器遅延回
路を備えることを特徴とする、請求項４に記載の測定回
路。
するパルスを受け取り、前記受け取ったパルスに応答し
てパルス存在信号を活動化させる比較回路と、（ｉｉ）
前記パルス存在信号に応答してカウントし、前記受け取
ったパルスの持続時間を表すパルス・カウントを出力す
るカウンタと、（ｉｉｉ）前記パルス存在信号の前縁に
応答してリセット信号を発生し、前記パルス存在信号の
前記前縁に応答して前記カウンタを基準カウントに自動
的にリセットするリセット回路とを含むパルス幅測定回
路。 （２）前記比較回路がＥＣＬ回路として実施され、前記
カウンタがＴＴＬ回路として実施され、さらに前記比較
回路と前記カウンタの間に配置されたＥＣＬ−ＴＴＬ変
換回路を含むことを特徴とする、請求項１に記載の測定
回路。 （３）前記比較回路が、それぞれ正パルスおよび負パル
スを受け取る正比較回路および負比較回路を含むことを
特徴とする、請求項２に記載の測定回路。 （４）前記リセット回路が、前記パルス存在信号の前記
前縁に応答して所定の時間前記カウンタの前記リセット
を遅延させるカウンタ遅延回路を含むことを特徴とす
る、請求項２に記載の測定回路。 （５）前記カウンタ遅延回路がプログラマブル読取り専
用メモリ（ＰＲＯＭ）回路を含むことを特徴とする、請
求項４に記載の測定回路。 （６）前記カウンタが発振器によって与えられる速度で
カウントし、前記発振器が、前記カウンタの前記発振器
に対する応答を所定の時間だけ遅延させる発振器遅延回
路を備えることを特徴とする、請求項４に記載の測定回
路。
【図１】本発明の原理に従って構成されたパルス幅測定
装置の一部の回路構成図である。
装置の一部の回路構成図である。
【図２】本発明の原理に従って構成されたパルス幅測定
装置の残りの部分の回路構成図である。
装置の残りの部分の回路構成図である。
１０ 回路 １２ａ 正比較回路 １２ｂ 負比較回路 １４ 変換回路 １６ パルス幅測定回路 ２２ 比較器 ２４ 抵抗 ２６ 抵抗 ３２ 比較器 ６８ ツェナー・ダイオード ７０ 変換器 ７２ コンデンサ ７４ ＮＡＮＤゲート ７６ パルス存在信号 ７８ カウンタ ８０ カウンタ ８２ 発振器 ８４ ラッチ ８６ ラッチ ８８ プログラマブル読取り専用メモリ（ＰＲＯＭ） ９０ 第２のＮＡＮＤゲート ９２ 第３のＮＡＮＤゲート ９４ ＮＡＮＤゲート ９６ 遅延回路 ９８ インバータ １００ インバータ １０２ インバータ １０４ インバータ １０６ バッファ １０８ バッファ
Claims (6)
- 【請求項１】（ｉ）その持続時間を測定しようとするパ
ルスを受け取り、前記受け取ったパルスに応答してパル
ス存在信号を活動化させる比較回路と、 （ｉｉ）前記パルス存在信号に応答してカウントし、前
記受け取ったパルスの持続時間を表すパルス・カウント
を出力するカウンタと、 （ｉｉｉ）前記パルス存在信号の前縁に応答してリセッ
ト信号を発生し、前記パルス存在信号の前記前縁に応答
して前記カウンタを基準カウントに自動的にリセットす
るリセット回路とを含むパルス幅測定回路。 - 【請求項２】前記比較回路がＥＣＬ回路として実施さ
れ、前記カウンタがＴＴＬ回路として実施され、さらに
前記比較回路と前記カウンタの間に配置されたＥＣＬ−
ＴＴＬ変換回路を含むことを特徴とする、請求項１に記
載の測定回路。 - 【請求項３】前記比較回路が、それぞれ正パルスおよび
負パルスを受け取る正比較回路および負比較回路を含む
ことを特徴とする、請求項２に記載の測定回路。 - 【請求項４】前記リセット回路が、前記パルス存在信号
の前記前縁に応答して所定の時間前記カウンタの前記リ
セットを遅延させるカウンタ遅延回路を含むことを特徴
とする、請求項２に記載の測定回路。 - 【請求項５】前記カウンタ遅延回路がプログラマブル読
取り専用メモリ（ＰＲＯＭ）回路を含むことを特徴とす
る、請求項４に記載の測定回路。 - 【請求項６】前記カウンタが発振器によって与えられる
速度でカウントし、前記発振器が、前記カウンタの前記
発振器に対する応答を所定の時間だけ遅延させる発振器
遅延回路を備えることを特徴とする、請求項４に記載の
測定回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US458360 | 1995-06-02 | ||
| US08/458,360 US5581204A (en) | 1995-06-02 | 1995-06-02 | Pulse width measurement circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08327678A true JPH08327678A (ja) | 1996-12-13 |
Family
ID=23820482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8128083A Pending JPH08327678A (ja) | 1995-06-02 | 1996-05-23 | パルス幅測定回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5581204A (ja) |
| JP (1) | JPH08327678A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342822B1 (en) | 2000-11-28 | 2002-01-29 | Fairchild Semiconductor Corporation | Method and apparatus for implementing improved pulse width modulation |
| DE102004014454B4 (de) * | 2004-03-24 | 2014-01-09 | Qimonda Ag | Integrierte Schaltung |
| US7227387B1 (en) * | 2005-05-13 | 2007-06-05 | Xilinx, Inc. | Measuring pulse edge delay value relative to a clock using multiple delay devices to address a memory to access the delay value |
| US8350739B2 (en) * | 2011-03-28 | 2013-01-08 | National Semiconductor Corporation | Reference current compensation circuit for D/A converter |
| US8531322B2 (en) * | 2011-06-15 | 2013-09-10 | Mediatek Singapore Pte. Ltd. | Time-to-digital converter |
| CN113311249B (zh) * | 2021-05-12 | 2022-02-01 | 武汉大学 | 一种信号时间间隔和脉宽复用测量方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3708750A (en) * | 1970-08-20 | 1973-01-02 | Autonumerics Corp | Elapsed time indicator |
| US4128892A (en) * | 1977-09-07 | 1978-12-05 | Fairchild Camera And Instrument Corporation | Pulse width measurement circuitry |
| US4223270A (en) * | 1978-07-20 | 1980-09-16 | General Dynamics Corporation Pomona Division | Multiplexed CCD pulse width discriminator |
| DE3272034D1 (en) * | 1981-10-14 | 1986-08-21 | Hitachi Ltd | Digital player for reproducing a digital signal sequence |
| CU21488A1 (es) * | 1982-07-26 | 1987-06-09 | Inst Central De Investigacion | Medidor lógico |
| FR2577679B1 (fr) * | 1985-02-21 | 1987-02-20 | Jeumont Schneider | Dispositif pour controler la periode separant des impulsions |
| US5229894A (en) * | 1988-02-16 | 1993-07-20 | M.R. Sensors Limited | Method and apparatus for reading and decoding information using a magnetoresistive sensor |
| US5223742A (en) * | 1991-08-14 | 1993-06-29 | Schumacher Mark E | Circuit and method for monitoring a pulse width modulated waveform |
| KR940006510Y1 (ko) * | 1992-09-04 | 1994-09-24 | 문정환 | 펄스 폭 변조 회로 |
-
1995
- 1995-06-02 US US08/458,360 patent/US5581204A/en not_active Expired - Fee Related
-
1996
- 1996-05-23 JP JP8128083A patent/JPH08327678A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5581204A (en) | 1996-12-03 |
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