CN113311249B - 一种信号时间间隔和脉宽复用测量方法 - Google Patents

Abstract

本发明公开了一种信号时间间隔和脉宽复用测量的方法。首先多路输入模块接收多路实际待测信号，之后通过双沿检测模块实现信号的上升沿和下降沿的检测、分离提取和合并。再通过时间数字转换模块对信号进行时间信息的测量，最后通过缓存计算模块得到信号的时间间隔和脉冲宽度。本发明具有通用性强、资源占用少和测量精度高的优点。

Description

一种信号时间间隔和脉宽复用测量方法

技术领域

本发明属于时间间隔及脉冲宽度测量技术领域，尤其涉及一种信号时间间隔和脉宽复用测量方法。

背景技术

时间测量在日常生活、工业应用以及科学研究中有着广泛的应用。比如在激光测距中，通过测量激光往返两个信号的时间差来计算目标的距离，在PET医学成像中，通过时间符合测量来对正电子在体内湮灭的位置进行定位，从而生成人体图像。在高精度授时和远距离通信等领域，同样需要高精度时间测量。

通过测量信号上升沿和下降沿之间的时间差，可以对信号的脉宽进行测量。脉宽测量同样有着广泛的应用，如激光测距中，回波信号的脉宽影响漂移误差，信号接收脉宽的增加将使漂移误差增大，影响激光的测距精度，所以需要对脉宽进行检测。

传统的测量时间间隔和脉宽的方法，是通过时钟计数的方式来进行。测量脉宽为时钟周期与计数个数两者的乘积，测量精度受限于时钟的频率。后面有专用的ASIC芯片时间数字转换器问世，测量精度进一步提升，但是多通道扩展能力有限，同时脉宽测量需要占用两个不同的通道资源。另外，基于FPGA实现的时间数字转换器模块，能够对通道进行扩展，方便进行多通道的应用。用FPGA实现时间数字转换器功能，主要是通过时钟移相或者进位链延时的方式，来对采样时钟进行内插和细分，从而达到测量精度优于一个采样时钟周期的目的。目前也有单通道测量脉宽的实现方式，但是依赖于某一个型号的FPGA内部单元的特殊的布局结构，而且在上升沿和下降沿测量当中，虽然两个沿占用同一条延时进位链，但是同样需要依次或者插空，占用不同的寄存器资源。延时链越长，占用的寄存器越多，同时上升沿和下降沿测量结果的一致性也越差。

发明内容

本文提出一种信号时间间隔和脉宽复用测量的方法，在进行多通道高精度时间间隔测量的同时，进行单通道脉宽的测量。保证脉宽测量的上升沿和下降沿，完全共用同一个通道，节省通道资源，保证测量结果一致性。此种方法可适用于多种时间数字转换ASIC芯片和FPGA当中。

本发明信号时间间隔和脉宽复用测量系统包括：多路信号输入模块、双沿检测模块、时间数字转换器模块、缓存计算模块，所述的多路信号输入模块、双沿检测模块、时间数字转换器模块、缓存计算模块依次串联连接；

作为优选，所述多路信号输入模块用于输入第1路待测信号、第2路待测信号、...、第K路待测信号，将第1路和第u(u∈[2,K])路待测信号输出至双沿检测模块，进一步测量第u路待测信号的脉宽，并测量第u路待测信号与第1路待测信号之间的时间间隔；

作为优选，所述双沿检测模块用于提取第1路待测信号的上升沿信号，用于提取第u路待测信号的上升沿信号、第u路待测信号的下降沿信号，并对第u路待测信号的下降沿信号进行反相得到第u路待测信号的反相下降沿信号，将第u路待测信号的上升沿信号、第u路待测信号的反相下降沿信号通过相或运算得到第u路待测信号的合并沿信号，输出第1路待测信号的上升沿信号、第u路待测信号的合并沿信号至时间数字转换器模块；

作为优选，所述时间数字转换器模块对第1路待测信号的上升沿信号、第u路待测信号的合并沿信号分别进行时间测量，输出时间组合至缓存计算模块：

本发明测量方法包括以下步骤：

步骤1：多路输入模块接收多路实际待测信号，通过双沿检测模块实现信号的上升沿和下降沿的检测、分离提取和合并；

步骤2：通过时间数字转换器模块对信号进行时间信息的测量，测得第1路待测信号的上升沿信号的时间信息，测得第u路待测信号的合并沿信号的第一个沿信号的时间信息和第二个沿信号的时间信息，进一步输出至缓存计算模块；

步骤3：缓存计算模块计算信号时间间隔、信号脉冲宽度；

所述缓存计算模块计算信号时间间隔为：

其中，

为第u路待测信号的合并沿信号的第一个沿信号的时间，t₁为第1路待测信号上升沿信号的时间；

所述缓存计算模块计算信号脉宽为：

其中，

为第u路待测信号合并沿信号的第一个沿信号的时间，

为第u路待测信号的合并沿信号的第二个沿信号的时间；

将Δt、t_pulse进行缓存并输出。

本发明优点在于：

本文提出一种基于信号时间间隔和脉宽复用测量系统的测量方法，在进行多通道高精度时间间隔测量的同时，进行单通道脉宽的测量。保证脉宽测量的上升沿和下降沿，完全共用同一个通道，节省通道资源，保证测量结果一致性。此种方法可适用于不同的时间数字转换ASIC芯片和FPGA当中。

附图说明

图1：系统结构框图；

图2：双沿检测模块外部示意图；

图3：双沿检测模块内部示意图；

图4：双沿检测模块输入输出关系图；

图5：缓存计算模块；

图6：缓存计算模块信号时间关系图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本文具体实施方式为一种信号时间间隔和脉宽复用测量的方法，在进行多通道高精度时间间隔测量的同时，进行单通道脉宽的测量。保证脉宽测量的上升沿和下降沿，完全共用同一个通道，节省通道资源，保证测量结果一致性。此种方法可适用于不同的时间转换器ASIC芯片和FPGA当中。

下面结合图1至图6描述本发明的具体实施方式为一种信号时间间隔和脉宽复用测量的方法，包括以下部分：

本发明信号时间间隔和脉宽复用测量系统包括：多路信号输入模块、双沿检测模块、时间数字转换器模块、缓存计算模块，所述的多路信号输入模块、双沿检测模块、时间数字转换器模块、缓存计算模块依次串联连接，如图1所示。

所述多路信号输入模块用于输入第1路待测信号、第2路待测信号、...、第K路待测信号，将第1路和第u(u∈[2,K])路待测信号输出至双沿检测模块，进一步测量第u路待测信号的脉宽，并测量第u路待测信号与第1路待测信号之间的时间间隔；

所述双沿检测模块用于提取第1路待测信号的上升沿信号，用于提取第u路待测信号的上升沿信号、第u路待测信号的下降沿信号，并对第u路待测信号的下降沿信号进行反相得到第u路待测信号的反相下降沿信号，将第u路待测信号的上升沿信号、第u路待测信号的反相下降沿信号通过相或运算得到第u路待测信号的合并沿信号，输出第1路待测信号的上升沿信号、第u路待测信号的合并沿信号至时间数字转换器模块；

双沿检测模块，将每路待测信号分别进行上升沿和下降沿检测，检测到上升沿后，维持一段时间的高电平，形成上升沿信号进行输出；检测到下降沿后，进行反相，再维持一段时间的高电平，形成反相下降沿信号进行输出。最后对上升沿信号和反相下降沿信号进行合并，形成合并沿信号输出。双沿检测模块外部和内部示意图如图2、图3所示，最终输入输出关系如图4所示。

所述时间数字转换器模块，对第1路待测信号的上升沿信号、第u路待测信号的合并沿信号分别进行时间测量，输出至缓存计算模块：

所述缓存计算模块，由FIFO、减法器和二选一选择器组成，对时间数字转换器输出数据进行FIFO缓存，二选一选择器对第u路待测信号的合并沿信号的第一个沿信号的时间信息和第二个沿信号的时间信息进行选择，并通过减法器计算出最终的时间间隔Δt和脉冲宽度t_pulse，如图5所示。实际缓存计算模块处理数据的时间关系如图6所示。

本发明测量方法包括以下步骤：

步骤1：多路输入模块接收多路实际待测信号，通过双沿检测模块实现信号的上升沿和下降沿的检测、分离提取和合并；

步骤2：通过时间数字转换器模块对信号进行时间信息的测量，测得第1路待测信号的上升沿信号的时间信息，测得第u路待测信号的合并沿信号的第一个沿信号的时间信息和第二个沿信号的时间信息，进一步输出至缓存计算模块；

步骤3：通过缓存计算模块得到信号的时间间隔和脉冲宽度；

所述缓存计算模块计算信号的时间间隔为：

其中，

为第u路待测信号的合并沿信号的第一个沿信号的时间，t₁为第1路待测信号上升沿信号的时间；

所述缓存计算模块计算信号的脉宽为：

其中，

为第u路待测信号合并沿信号的第一个沿信号的时间，

为第u路待测信号的合并沿信号的第二个沿信号的时间；

将Δt、t_pulse进行缓存并输出。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护。

Claims (1)

1.一种信号时间间隔和脉宽复用测量方法，其特征在于，包括以下步骤：

步骤1：多路输入模块接收多路实际待测信号，通过双沿检测模块实现信号的上升沿和下降沿的检测、分离提取和合并；

步骤2：通过时间数字转换器模块对信号进行时间信息的测量，测得第1路待测信号的上升沿信号的时间信息，测得第u路待测信号的合并沿信号的第一个沿信号的时间信息和第二个沿信号的时间信息，进一步输出至缓存计算模块；

步骤3：缓存计算模块计算信号时间间隔、信号脉冲宽度；

所述缓存计算模块计算信号时间间隔为：

其中，

为第u路待测信号的合并沿信号的第一个沿信号的时间，t₁为第1路待测信号上升沿信号的时间；

所述缓存计算模块计算信号脉宽为：

其中，

为第u路待测信号合并沿信号的第一个沿信号的时间，

为第u路待测信号的合并沿信号的第二个沿信号的时间；

将Δt、t_pulse进行缓存并输出；

多路信号输入模块、双沿检测模块、时间数字转换器模块、缓存计算模块，所述的多路信号输入模块、双沿检测模块、时间数字转换器模块、缓存计算模块依次串联连接；

所述多路信号输入模块用于输入第1路待测信号、第2路待测信号、...、第K路待测信号，将第1路和第u路待测信号输出至双沿检测模块，进一步测量第u路待测信号的脉宽，并测量第u路待测信号与第1路待测信号之间的时间间隔，u∈[2,K]；

所述双沿检测模块用于提取第1路待测信号的上升沿信号，用于提取第u路待测信号的上升沿信号、第u路待测信号的下降沿信号，并对第u路待测信号的下降沿信号进行反相得到第u路待测信号的反相下降沿信号，将第u路待测信号的上升沿信号、第u路待测信号的反相下降沿信号通过相或运算得到第u路待测信号的合并沿信号，输出第1路待测信号的上升沿信号、第u路待测信号的合并沿信号至时间数字转换器模块；

所述时间数字转换器模块对第1路待测信号的上升沿信号、第u路待测信号的合并沿信号分别进行时间测量，输出时间组合至缓存计算模块。

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