KR960016809B1 - 트리거 마스킹 기능을 갖는 트리거 신호 발생 회로 - Google Patents

Abstract

요약없음

Description

트리거 마스킹 기능을 갖는 트리거 신호 발생 회로

제1도는 종래의 트리거 신호 발생 회로의 블럭도.

제2도는 트리거 신호 발생 타이밍이 지연될 때 제1도에 도시된 트리거 신호 발생 회로의 동작을 도시하는 타이밍 챠트.

제3도는 본 발명에 따른 트리거 신호 발생 회로의 블럭도.

제4도는 제3도에 도시된 트리거 신호 발생 회로의 동작을 도시하는 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

1, 11: CPU2, 12 : 래치 회로

3, 13 : 카운터6, 20 : 트리거 신호

7, 17 : 어드레스 버스8, 18 : 데이타 버스

9 : 개시 신호14 : 제1플립 플롭

15 : 제2플립 플롭16 : AND 회로

본 발명은 트리거 신호(trigger signal)를 발생하기 위한 회로에 관한 것으로, 특히 중앙 처리 장치(CPU)로 부터 출력되는 파라메터 설정값(parameter set)에 의해 트리거 신호 발생 타이밍을 제어할 수 있는 트리거 신호 발생 회로에 관한 것이다.

도1에는, CPU(1), 래치 회로(2) 및 카운터(3)를 포함하는 종래의 트리거 신호 발생 회로가 도시되어 있다. 카운터(3)은 입력 클럭 펄스(CLK)를 카운팅 업(counting up)하고, 카운터(3)이 선정된 수 까지의 펄스를 카운팅 완료하면 트리거 신호(6)을 출력한다. 이 트리거 신호(6)은 리세트 신호(reset signal)로서 래치 회로(2)의 리세트 단자(R)에 입력되고, 초기값 판독 신호(initial value read-in signal)로서 카운터(3)의 로드 단자(Load terminal : L)에 입력된다. 어드레스 버스(7)과 데이타 버스(8)을 통해 CPU(1)로부터 출력되는 트리거 신호 발생 요청(trigger signal generation request)에 응답하여, 래치 회로(2)는 카운터(3)에 카운팅 개시 신호(counting start signal : 9)를 출력한다.

이러한 트리거 신호 발생 회로의 정규 동작시 카운터(3)은 자신에 입력되는 모든 입력 클럭 펄스를 카운팅 업하고, 카운터(3)이 선정된 수 까지의 펄스를 카운팅 완료하면 카운터(3)은 트리거 신호(6)을 출력한다. 트리거 신호(6)은 다른 타이밍 신호를 발생하기 위한 트리거 뿐만 아니라 다음 카운팅 개시를 위한 카운터(3)의 초기값 판독 신호로도 사용된다. 초기값 판독 신호를 판독한 후, 카운터(3)은 다시 클럭을 카운팅 업한다. 또한, 트리거 신호(6)이 초기값을 카운터(3)에 로딩(loading)할 동안, 트리거 신호(6)은 래치 회로(2)의 내용을 리세팅하기 위한 리세트 신호가 된다. 이러한 정규 동작에서, 카운터(3)으로부터의 트리거 신호(6)의 출력 타이밍은 일정하게 된다.

트리거 신호(6)의 발생 타이밍이 가속화 되는 경우는 CPU(1)이 최소한 "1"인 값을 래치 회로(2)의 값으로 설정하도록 어드레스 버스(7)과 데이타 버스(8)을 통해 래치회로(2)에 트리거 신호의 발생 타이밍 변경 요청 신호를 출력한다. 따라서, 카운터(3)에서 트리거 신호가 발생되고, 초기값으로 최소한 "1"인 값이 카운터(3)에 입력됨에 따라, 카운터(3)이 선정된 수의 펄스를 카운팅 완료할 때까지의 시간이 단축된다. 결과적으로, 트리거 신호(6)의 발생 타이밍이 가속화 된다.

도2에는 카운터(3)에 입력되는 클럭 펄스(CLK)의 파형과 카운터(3)으로부터 출력되는 트리거 신호(6)을 도시하고 있다. 종래의 트리거 신호 발생 회로에서, 만일 트리거 신호 발생 타이밍이 최대 허용가능한 카운팅 값보다 더 길게 지연될 경우, CPU(1)은 카운터(3)에서의 카운트 완료 값 100보다 약간 작은 97정도의 선정된 값을 래치회로(2)에 대해 결정한다. 따라서, 도2에 도시된 바와 같이, 카운터(3)은 트리거 신호(A)로부터의 97번째 클럭 펄스까지 카운팅을 완료하고 0에서 100까지 다시 카운팅 업을 시작하도록 다음 트리거 신호(B)를 발생하며, 그 다음으로 카운터(3)은 100번째의 클럭 펄스 까지 카운팅을 완료한 다음 트리거 신호(C)를 발생한다. 이 경우에, 2개의 트리거 신호(6)이 카운터(3)으로부터 발생된다. 즉, 하나의 트리거 신호(B)는 여분의 것으로 된다.

본 발명의 목적은 종래 기술의 상기한 문제점에 비추어, 트리거 신호 발생 타이밍이 지연될 때 여분의 트리거 신호를 출력하지 않고서 CPU에 의해 결정되는 지연 시간에 따라 트리거 신호를 발생할 수 있는 트리거 신호 발생 회로를 제공하는 것이다.

본 발명의 한 특징에 따르면, 트리거 신호 발생 회로는 입력 클럭 펄스를 카운팅업 하여 선정된 수 까지의 펄스를 카운팅한 때에 트리거 신호를 출력하기 위한 트리거링 장치; 입력 클럭 펄스를 카운팅 업 하기 위한 수단에 대해 설정된 수(카운팅 값)를 세팅하고 또 트리거 마스킹 요청을 출력하기 위한 세팅 장치(setting device); 및 트리거 마스킹 용청에 응하여 세싱장치로부터 트리거 마스킹 요청 바로 다음에 출력되는 트리거 신호를 마스킹 하기 위한 트리거 마스킹 장치를 포함한다.

트리거 마스킹 장치는 트리거 마스킹 요청에 응하여 트리거 마스킹 요청 바로 다음의 트리거 신호의 상승 에지(rising edge)로부터 트리거 마스킹 요청 바로 다음의 트리거 신호 다음의 트리거 펄스의 상승에 에지 까지의 기간 동안에만 논리 하이 레벨(HIGH level)이 되는 마스킹 신호를 제공하기 위한 마스킹 신호 발생기; 및 각각의 트리거 신호와 마스킹 신호의 논리 곱(logical product)을 구하기 위한 AND 게이트를 포함한다.

본 발명의 다른 특징에 따르면, 트리거 장치는 프리셋 카운터(preset counter)이다. 세팅 장치는 카운팅 개시 신호를 카운터에 출력하기 리셋 신호로서 트리거신호를 입력하기 위한 래치 회로(latch circuit) 및 트리거 신호 발생의 타이밍 변경 요청 및 트리거 마스킹 요청을 출력하기 위한 신호 발생 타이밍 변경 장치를 포함한다. 트리거 마스킹 장치는 신호 발생 타이밍 변경 장치로부터 출력된 트리거 마스킹 요청을 저장하기 위한 제1플립 플롭 및 트리거 신호를 클럭 입력으로 사용하여 제1플립 플롭으로부터 출력된 정류 출력 신호를 래칭하고 또 반전 출력 신호(inversion output signal)를 클리어 신호(clear signal)로서 제1플립 플롭에 출력하기 위한 제2플립 플롭을 포함한다.

첨부된 도면과 관련되어 설명된 다음의 상세한 설명을 고려함으로써 본 발명의 목적, 특징 및 장점들이 보다 명백해질 것이다.

도면을 참조하면, 도3에는 본 발명에 따른 트리거 신호 발생회로의 한 실시예가 도시되어 있다.

도3에 도시된 바와 같은 트리거 신호 발생 회로에서, 카운터(13)은 입력 클럭 펄스(CLK)를 카운팅 업하고, 카운터(13)이 선정된 수 까지의 펄스를 카운팅 완료하면, 카운터(13)은 트리거 신호(20)을 출력한다. 이러한 트리거 신호(20)은 래치 회로(12)의 리세트 단자(R)에 리세트 신호로서 입력되며, 또 카운터(13)의 로드 단자(L)에 초기값 판독 신호로서 입력된다. 어드레스 버스(17) 및 데이타 버스(18)을 통해 CPU(11)로부터 출력되는 트리거 신호 발생 요청 신호에 응답하여, 래치 회로(12)는 카운팅 개시 신호(19)를 카운터(13)에 출력한다. 또한, CPU(11)은 트리거 신호의 발생 타이밍 변경 요청 신호 및 제1트리거 신호의 마스킹 요청 신호를 출력하는 기능을 갖도록 설계한다. CPU(11)로부터 출력되는 마스킹 요청 신호는 어드레스 버스(17a)와 데이타 버스(18a)을 통해 제1플립 플롭(14) (FF1)의 데이타 입력 단자(D)와 클럭 입력 단자(CK)에 공급된다. 제1플립 플롭(14)의 정규 출력 신호는 제1플립 플롭(14)의 정류 출력 단자()로부터 제2플립 플롭(15) (FF2)의 데이타 입력 단자(D)에 공급된다. 카운터(13)에서 출력되는 트리거 신호(20)은 제2플립 플롭(15)의 클럭 입력 단자(CK)에 역시 입력된다. 제2플립 플롭(15)는 데이타 입력 단자(D)에서 입력되는 신호를 래칭시키고, 마스킹 요청 신호(21)로서 반전 출력 신호를 반전 출력 단자(Q)로부터 AND 회로(16)의 한 입력 단자에 출력한다. 또한 제2플립 플롭(15)는 클리어 신호로서 반전 출력 신호를 제1플립 플롭(14)의 리세트 단자(R)에 출력한다. 카운터(13)으로부터 출력되는 트리거 신호(20)은 AND 회로(16)의 다른 입력 단자에 역시 입력 된다. AND 회로(16)은 트리거 신호(20)과 마스킹 요청 신호(21)의 논리 곱을 계산하여 마스킹 요청 신호(21)이 하이레벨(high level)일 때에만 트리거 신호(20)을 트리거 신호(22)로서 출력한다. AND 회로(16)은 마스킹 요청 신호(21)이 로우 레벨(low level)일 때 트리거 신호(20)을 마스킹한다.

다음으로, 트리거 신호 발생 타이밍이 지연되는 때의 상기 기술된 트리거 신호 발생 회로의 동작이 클럭펄스(CLK), 어드레스 라인(17, 17a), 데이타 라인(18, 18a),의 파형과 카운터(13), 제1플립 플롭(14), 제2플립 플롭(15) 및 AND 회로(16)의 출력 신호를 도시하는 도4를 참조하여 상세히 기술될 것이다.

트리거 신호 발생 타이밍이 지연되는 때, CPU(11)은 어드레스 버스(17, 17a) 및 데이타 버스(18, 18a)을 통하여 래치 회로(12)와 제1플립 플롭(14)에 대해 마스크 요청 신호 뿐만아니라 트리거신호 발생 타이밍 변경 요청으로서 정규 선정된 카우팅 완교값 "100"보다 더 작은 값의 세트 신호를 출력한다. 래치 회로(12)는 이러한 설정 신호를 카운터(13)에 출력한다. 설정 신호에 응하여, 카운터(13)은 트리거 신호(A)로부터의 더 작은 선정된 카운팅 완료 클럭 펄스 수 까지 카운팅 완료하고, "0"으로 "100"까지 다시 카운팅 업을 시작하도록 다음 트리거 신호(B)를 발생하며, 그 다음으로 카운터(13)은 종래의 트리거 신호 발생 회로와 동일한 방식으로 다음 트리거 신호(C)를 발생하기 전에 100번째 클럭 펄스까지 카운팅한다. 이 경우, 카운터(13)이 선정된 수 까지의 클럭 펄스를 카운팅 완료하면, 트리거신호(20)은 AND 회로(16)의 한 단자와 카운터(13)의 로드 단자에 공급된다. 따라서, 카운터(13)은 "0"에서부터 클럭 펄스를 다시 카운팅 업하기 시작한다. 또한, 트리거 신호(20)은 제2플립 플롭(15)의 클럭 입력 단자(CK)에 역시 공급된다.

다른 한편으로, 제1플립 플롭(14)에서는 데이타 버스(18a)을 통해 입력된 모든 클럭 펄스에 대해, 정규 출력 단자로부터 하이 레벨 신호 "H"가 출력되며, 하이 레벨 신호 "H"는 제2플립 플롭(15)의 데이타 입력 단자에 인가된다. 제2플립 플롭(15)에서, 트리거 신호(B)가 카운터(13)으로부터 클럭 펄스 입력 단자에 공급되는 때, 로우 레벨 신호 "L"이 반전 출력 단자로부터 AND 회로의 다른 단자에 출력된다. 결과적으로 AND 회로(16)은 로우 레벨 신호 "L"을 출력한다. 즉, 카운터(13)으로부터 출력되는 제1트리거 신호(B)가 마스킹될 수 있다.

또한, 제2플립 플롭(15)의 반전 출력 단자로부터 출력되는 로우 레벨 신호 "L"은 제1플립 플롭(14)를 리세트 시키도록 리세트 신호로서 제1플립 플롭(14)의 리세트 단자에 공급된다. 따라서, 제1플립 플롭(14)는 로우 레벨 신호 "L"을 정규 출력 단자로부터 제2플립 플롭(15)의 데이타 입력 단자에 출력한다. 결과적으로, 제2플립 플롭(15)는 반전 출력 단자로부터의 하이 레벨 신호 "H"를 AND 회로(16)에 출력하고, AND 회로(16)은 하이 레벨 신호 "H"를 트리거 신호(22)로서 출력한다. 즉, 카운터(13)으로부터 출력되는 제2트리거 신호(C)는 AND 회로(16)으로부터 마스킹되지 않고 출력된다.

상기 기술된 바와 같이, 본 실시예의 트리거 신호 발생 회로에서는, CPU(11)로부터 출력되는 마스킹 요청에 의해, 제1트리거 신호(B)가 마스킹되고 제2트리거 신호(C)는 지연된 트리거 신호 발생 타이밍으로 출력된다.

상기 기술된 바와 같이, 본 발명에 따른 트리거 신호 발생 회로에서는, 카운터로부터 출력되는 제1트리거 신호를 마스킹하기 위한 트리거 신호 마스킹 장치가 제공되므로, 트리거 발생 타이밍이 지연될 때에라도, 여분의 트리거 신호가 마스킹될 수 있고, 여분의 트리거 신호가 출력되지 않고서 트리거 신호가 선정된 지연 시간(delay time)에 따라 발생될 수 있다.

본 발명은 특정 실시예를 참조하여 기술되어 있지만, 본 실시예에 한정되지 않으며, 단지 첨부된 특허 청구의 범위에 의해서만 제한된다. 본 분야에 숙련된 자는 본 발명의 범위 및 교시(spirit)에서 벗어나지 않으면서 실시예를 변경 및 변형할 수 있다는 것을 이해할 수 있다.

Claims (3)

1. 트리거 출력(trigger output)이 최대 허용 가능한 카운팅 값보다 더 길게 지연되는 것을 허용하는 트리거 신호 발생 회로(trigger signal generator circuit)에 있어서, 입력 클럭 펄스를 카운팅 업(counting up)하고 선정된 수 까지의 펄스를 카운팅한 때에 트리거 신호를 출력하기 위한 수단(13); 상기 입력 클럭 펄스를 카운팅 업 하기 위한 상기 수단에 상기 선정된 수(카운팅값)을 세팅하고 또 트리거 마스킹 요청을 출력하기 위한 수단(11 및 12); 및 상기 트리거 마스킹 요청에 응하여 상기 입력 클럭 펄스를 카운팅 업 하기 위한 상기 수단으로 부터 상기 트리거 마스킹 요청 바로 다음에 출력된 트리거 신호를 마스킹 하기 위한 수단(14, 15 및 16)을 포함하는 것을 특징으로 하는 트리거 신호 발생 회로.
2. 제1항에 있어서, 상기 트리거 신호를 마스킹 하기 위한 상기 수단은 상기 트리거 마스킹 요청에 의하여 상기 트리거 마스킹 요청 바로 다음의 상기 트리거 신호의 상승 에지로부터 상기 트리거 마스킹 요청의 바로 다음의 상기 트리거 신호 다음의 트리거 펄스의 상승 에지 까지의 기간 동안에만 논리 HIGH 레벨이 되는 마스킹 신호를 제공하기 위한 수단(14 및 15); 및 상기 각각의 트리거 신호와 상기 마스킹 신호의 논리 곱을 구하기 위한 수단(16)을 포함하는 것을 특징으로 하는 트리거 신호 발생 회로.
3. 트리거 신호 발생 회로에 있어서, (a) 선정된 수까지의 펄스를 카운팅 완료한 때에 트리거 신호를 출력하도록 입력클럭 펄스를 카운팅 업 하기 위한 카운터(13), (b) 상기 트리거 신호가 리세트 신호로서 입력되며, 카운팅 개시 신호를 상기 카운터에 출력하기 위한 래치 회로(12), (c) 트리거 신호 발생의 타이밍 변경 요청을 출력하고, 또 상기 카운터로부터 출력되는 제1트리거 신호의 마스킹 요청을 출력하기 위한 신호 발생 타이밍 변경 장치(11), 및 (d) 상기 신호 발생 타이밍 변경 장치가 상기 마스킹 요청을 출력할 때, 상기 제1트리거 신호를 마스킹하기 위한 트리거 신호 마스킹 장치(14, 15 및 16)를 포함하며, 상기 트리거 신호 마스킹 장치는 1) 상기 신호 발생 타이밍 변경 장치로부터 출력된 마스킹 요청을 기억하고 정규 출력 신호를 출력하는 제1플립 플롭(14), 2) 클럭 입력으로서 상기 트리거 신호를 사용하여 상기 제1플립 플롭으로부터 출력된 정규 출력 신호를 래칭시키고 상기 마스킹 요청의 클리어 신호로서 반전출력 신호를 상기 제1플립 플롭에 출력하는 제2플립 플롭(15), 및 3) 상기 카운터로부터 출력되는 트리거 신호 및 상기 제2플립 플롭으로부터 출력되는 반전 입력 신호를 이용해서 상기 마스킹 요청에 따라서 제1트리거 신호를 마스킹하는 AND 회로(16)를 포함하는 것을 특징으로 하는 트리거 신호 발생 회로.