JP2831031B2 - 周期発生器 - Google Patents
周期発生器Info
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- JP2831031B2 JP2831031B2 JP1132291A JP13229189A JP2831031B2 JP 2831031 B2 JP2831031 B2 JP 2831031B2 JP 1132291 A JP1132291 A JP 1132291A JP 13229189 A JP13229189 A JP 13229189A JP 2831031 B2 JP2831031 B2 JP 2831031B2
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- cycle
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- increment
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばLSIテスタの一部に用いられ、周期
データメモリから読み出された周期データの周期でパル
スを発生する周期発生器に関する。
データメモリから読み出された周期データの周期でパル
スを発生する周期発生器に関する。
「従来の技術」 従来の周期発生器を第５図に示す。周期発生用アドレ
ス発生器11に起動クロックを与えるとその時のアドレス
が周期データメモリ12へ供給されて読み出され、その読
み出された周期データが周期発生部13へ供給され、周期
発生部13からその周期データの周期でパルスが周期発生
出力とされると共に周期発生用アドレス発生器11へクロ
ックとして供給され、周期発生用アドレス発生器11から
発生する周期発生用アドレスが更新される。
ス発生器11に起動クロックを与えるとその時のアドレス
が周期データメモリ12へ供給されて読み出され、その読
み出された周期データが周期発生部13へ供給され、周期
発生部13からその周期データの周期でパルスが周期発生
出力とされると共に周期発生用アドレス発生器11へクロ
ックとして供給され、周期発生用アドレス発生器11から
発生する周期発生用アドレスが更新される。
この従来の周期発生器は第６図に示すように周期発生
用アドレスが更新されるごとに一つのパルスを周期発生
出力とするものであった。
用アドレスが更新されるごとに一つのパルスを周期発生
出力とするものであった。
「発明が解決しようとする課題」 LSIテスタにおいてパターン発生器からテストパター
ンを発生して被試験LSI素子へ供給すると共に周期発生
用アドレスを発生してその周期発生用アドレスで周期発
生器を動作させ、その周期発生器の出力周期でパターン
発生器を動作させている。この場合テストパターンを発
生させると同時に、そのテストパターン周期より短かい
周期でクロックを発生させて被試験LSI素子へ供給する
ことがある。このため従来においては短かい周期でパタ
ーン発生器を動作させ、必要とする周期のテストパター
ンを得るために複数の短かい周期のパターンデータを用
いていた。従ってパターンデータの深さが大きくなる欠
点があった。
ンを発生して被試験LSI素子へ供給すると共に周期発生
用アドレスを発生してその周期発生用アドレスで周期発
生器を動作させ、その周期発生器の出力周期でパターン
発生器を動作させている。この場合テストパターンを発
生させると同時に、そのテストパターン周期より短かい
周期でクロックを発生させて被試験LSI素子へ供給する
ことがある。このため従来においては短かい周期でパタ
ーン発生器を動作させ、必要とする周期のテストパター
ンを得るために複数の短かい周期のパターンデータを用
いていた。従ってパターンデータの深さが大きくなる欠
点があった。
この発明の目的は例えばLSIテスタに用いてパターン
発生器の動作周期で各一つのテストパターンを発生し、
しかもその１周期中に複数のクロックを発生可能にする
周期発生器を提供することにある。
発生器の動作周期で各一つのテストパターンを発生し、
しかもその１周期中に複数のクロックを発生可能にする
周期発生器を提供することにある。
「課題を解決するための手段」 この発明によれば周期発生用アドレス発生器にクロッ
クが供給されるごとに周期発生用アドレスが発生され、
その周期発生用アドレスはインクリメントカウンタにロ
ードされ、また前記周期発生用アドレスによりインクリ
メント回数メモリが読み出される。そのインクリメント
回数メモリにはインクリメントカウンタのインクリメン
ト動作を続ける回数から１を引いた値が記憶されてお
り、このインクリメント回数メモリから読み出された値
は減算カウンタにロードされ、インクリメントカウンタ
の計数値をアドレスとして周期データメモリが読み出さ
れ、その周期データメモリから読み出された周期データ
が周期発生部へ供給され、周期発生部からその周期デー
タの周期でパルスが周期発生出力として出力され、また
このパルスによりインクリメントカウンタ及び減算カウ
ンタが動作される。減算カウンタの計数状態ゼロがゼロ
検出器で検出され、その検出出力でインクリメントカウ
ンタ及び減算カウンタは計数状態からロード状態に切替
え制御され、またゼロ検出出力と周期発生部の出力との
論理積がアンド回路でとられ、アンド回路の出力は周期
発生用アドレス発生器へクロックとして供給される。
クが供給されるごとに周期発生用アドレスが発生され、
その周期発生用アドレスはインクリメントカウンタにロ
ードされ、また前記周期発生用アドレスによりインクリ
メント回数メモリが読み出される。そのインクリメント
回数メモリにはインクリメントカウンタのインクリメン
ト動作を続ける回数から１を引いた値が記憶されてお
り、このインクリメント回数メモリから読み出された値
は減算カウンタにロードされ、インクリメントカウンタ
の計数値をアドレスとして周期データメモリが読み出さ
れ、その周期データメモリから読み出された周期データ
が周期発生部へ供給され、周期発生部からその周期デー
タの周期でパルスが周期発生出力として出力され、また
このパルスによりインクリメントカウンタ及び減算カウ
ンタが動作される。減算カウンタの計数状態ゼロがゼロ
検出器で検出され、その検出出力でインクリメントカウ
ンタ及び減算カウンタは計数状態からロード状態に切替
え制御され、またゼロ検出出力と周期発生部の出力との
論理積がアンド回路でとられ、アンド回路の出力は周期
発生用アドレス発生器へクロックとして供給される。
「実施例」 第１図にこの発明の実施例を示す。周期発生用アドレ
ス発生器11は例えばアドレスカウンタよりなり、クロッ
クが入力されるごとに発生する周期発生用アドレスが更
新される。この周期発生用アドレスはインクリメントカ
ウンタ14にロードされると共に、この周期発生用アドレ
スをアドレスとしてインクリメント回数メモリ15が読み
出される。インクリメント回数メモリ15はインクリメン
トカウンタ14のインクリメント動作を続ける回数から１
を引いた値、つまり周期発生用アドレス発生器11の周期
発生用アドレスの発生周期中に発生するクロックの数か
ら１を引いた値が記憶される。例えば第２図に示すよう
に周期発生用アドレス＃0,＃10,＃20……に対し、デー
タ0,1,2……がそれぞれ記憶されている。データ0,1,2…
…はそれぞれクロックの発生回数が1,2,3……であるこ
とを示している。
ス発生器11は例えばアドレスカウンタよりなり、クロッ
クが入力されるごとに発生する周期発生用アドレスが更
新される。この周期発生用アドレスはインクリメントカ
ウンタ14にロードされると共に、この周期発生用アドレ
スをアドレスとしてインクリメント回数メモリ15が読み
出される。インクリメント回数メモリ15はインクリメン
トカウンタ14のインクリメント動作を続ける回数から１
を引いた値、つまり周期発生用アドレス発生器11の周期
発生用アドレスの発生周期中に発生するクロックの数か
ら１を引いた値が記憶される。例えば第２図に示すよう
に周期発生用アドレス＃0,＃10,＃20……に対し、デー
タ0,1,2……がそれぞれ記憶されている。データ0,1,2…
…はそれぞれクロックの発生回数が1,2,3……であるこ
とを示している。
このインクリメント回数メモリ15から読み出された値
は減算カウンタ16にロードされる。インクリメントカウ
ンタ14の計数値をアドレスとして周期データメモリ12が
読み出される。周期データメモリ12は発生すべき周期を
示す周期データが記憶されている。例えば第３図に示す
ようにアドレス＃0,＃1,＃２……に対し、周期データ10
NS,20NS,30NS……が記憶されている。周期データメモリ
12から読み出された周期データは周期発生部13へ供給さ
れ、周期発生部13はその周期データの周期でパルスを発
生し、これを周期発生出力として出力端子17へ供給する
と共に、そのパルスでインクリメントカウンタ14及び減
算カウンタ16を動作させる。減算カウンタ16の計数値は
ゼロ検出器18へ供給され、減算カウンタ16の計数値がゼ
ロになるとゼロ検出器18の出力は“0"から“1"になる。
ゼロ検出器18の出力はインクリメントカウンタ14及び減
算カウンタ16を計数状態とロード状態に切替え制御す
る。つまりゼロ検出18の出力が“1"の状態でクロックが
入力されるとロードを行い、“0"の状態でクロックが入
力されると計数を行う。ゼロ検出器18の出力と周期発生
部13の出力とがアンド回路19へ供給され、アンド回路19
の出力が周期発生用アドレス発生器11へクロックとして
供給される。
は減算カウンタ16にロードされる。インクリメントカウ
ンタ14の計数値をアドレスとして周期データメモリ12が
読み出される。周期データメモリ12は発生すべき周期を
示す周期データが記憶されている。例えば第３図に示す
ようにアドレス＃0,＃1,＃２……に対し、周期データ10
NS,20NS,30NS……が記憶されている。周期データメモリ
12から読み出された周期データは周期発生部13へ供給さ
れ、周期発生部13はその周期データの周期でパルスを発
生し、これを周期発生出力として出力端子17へ供給する
と共に、そのパルスでインクリメントカウンタ14及び減
算カウンタ16を動作させる。減算カウンタ16の計数値は
ゼロ検出器18へ供給され、減算カウンタ16の計数値がゼ
ロになるとゼロ検出器18の出力は“0"から“1"になる。
ゼロ検出器18の出力はインクリメントカウンタ14及び減
算カウンタ16を計数状態とロード状態に切替え制御す
る。つまりゼロ検出18の出力が“1"の状態でクロックが
入力されるとロードを行い、“0"の状態でクロックが入
力されると計数を行う。ゼロ検出器18の出力と周期発生
部13の出力とがアンド回路19へ供給され、アンド回路19
の出力が周期発生用アドレス発生器11へクロックとして
供給される。
次にインクリメント回数メモリ15の記憶内容が第２図
に示した場合で、かつ周期データメモリ12の記憶内容が
第３図に示した場合を例として、第１図の動作例を第４
図に示す。初期状態では減算カウンタ16の計数状態はゼ
ロであってゼロ検出器18の出力が“1"となっており、ま
た周期発生用アドレス発生器11は周期発生用アドレス＃
０を出力しており、従ってインクリメント回数メモリ15
は値０を出力している。起動時に周期発生部13からパル
スPSが出力され、このパルスPSによりインクリメントカ
ウンタ14に周期発生用アドレス＃０がロードされ、また
減算カウンタ16に値０がロードされる。従ってゼロ検出
器18の出力は“1"のまゝである。インクリメントカウン
タ14の出力＃０をアドレスとして周期データメモリ12か
ら周期データ10NSが読み出され、これが周期発生部13へ
供給されて、パルスPSより10NS後にパルスが周期発生出
力として出力される。このパルスはアンド回路19を通過
し、周期発生用アドレス発生器11へクロックとして供給
される。これにより周期発生用アドレスは＃10に更新さ
れ、これに伴ってインクリメント回数メモリ15から値１
が読み出される。これよりわずか遅れてインクリメント
カウンタ14に周期発生用アドレスは＃10がロードされ、
また減算カウンタ16に値１がロードされる。従ってゼロ
検出器18の出力は“0"となり、インクリメントカウンタ
14及び減算カウンタ16はそれぞれ計数状態となる。イン
クリメントカウンタ14の出力＃10をアドレスとして周期
データメモリ12から周期データ10NSが読み出され、これ
が周期発生部13へ供給されて周期発生部13から10NS遅れ
てパルスが出力される。この時、ゼロ検出器18の出力が
“0"であるため、周期発生部13の出力パルスはアンド回
路19を通過せず、周期発生用アドレス発生器11は更新さ
れないが、周期発生部13の出力パルスによりインクリメ
ントカウンタ14がインクリメントされ、その出力は＃11
となり、また減算カウンタ16がデクリメントされてゼロ
となり、ゼロ検出器18の出力は“1"となる。インクリメ
ントカウンタ14の出力＃11をアドレスとして周期データ
メモリ12から周期データ20NSが読み出され、これが周期
発生部13へ供給されて、20NS後にパルスが出力される。
このパルスはアンド回路19を通過し、周期発生用アドレ
ス発生器11の周期発生用アドレスは＃20に更新され、こ
れに伴ってインクリメント回数メモリ15から値２が読み
出され、その後、インクリメントカウンタ14に＃20がロ
ードされ、減算カウンタ16に２がロードされる。以下同
様に動作する。
に示した場合で、かつ周期データメモリ12の記憶内容が
第３図に示した場合を例として、第１図の動作例を第４
図に示す。初期状態では減算カウンタ16の計数状態はゼ
ロであってゼロ検出器18の出力が“1"となっており、ま
た周期発生用アドレス発生器11は周期発生用アドレス＃
０を出力しており、従ってインクリメント回数メモリ15
は値０を出力している。起動時に周期発生部13からパル
スPSが出力され、このパルスPSによりインクリメントカ
ウンタ14に周期発生用アドレス＃０がロードされ、また
減算カウンタ16に値０がロードされる。従ってゼロ検出
器18の出力は“1"のまゝである。インクリメントカウン
タ14の出力＃０をアドレスとして周期データメモリ12か
ら周期データ10NSが読み出され、これが周期発生部13へ
供給されて、パルスPSより10NS後にパルスが周期発生出
力として出力される。このパルスはアンド回路19を通過
し、周期発生用アドレス発生器11へクロックとして供給
される。これにより周期発生用アドレスは＃10に更新さ
れ、これに伴ってインクリメント回数メモリ15から値１
が読み出される。これよりわずか遅れてインクリメント
カウンタ14に周期発生用アドレスは＃10がロードされ、
また減算カウンタ16に値１がロードされる。従ってゼロ
検出器18の出力は“0"となり、インクリメントカウンタ
14及び減算カウンタ16はそれぞれ計数状態となる。イン
クリメントカウンタ14の出力＃10をアドレスとして周期
データメモリ12から周期データ10NSが読み出され、これ
が周期発生部13へ供給されて周期発生部13から10NS遅れ
てパルスが出力される。この時、ゼロ検出器18の出力が
“0"であるため、周期発生部13の出力パルスはアンド回
路19を通過せず、周期発生用アドレス発生器11は更新さ
れないが、周期発生部13の出力パルスによりインクリメ
ントカウンタ14がインクリメントされ、その出力は＃11
となり、また減算カウンタ16がデクリメントされてゼロ
となり、ゼロ検出器18の出力は“1"となる。インクリメ
ントカウンタ14の出力＃11をアドレスとして周期データ
メモリ12から周期データ20NSが読み出され、これが周期
発生部13へ供給されて、20NS後にパルスが出力される。
このパルスはアンド回路19を通過し、周期発生用アドレ
ス発生器11の周期発生用アドレスは＃20に更新され、こ
れに伴ってインクリメント回数メモリ15から値２が読み
出され、その後、インクリメントカウンタ14に＃20がロ
ードされ、減算カウンタ16に２がロードされる。以下同
様に動作する。
なお以上の説明から理解されるように周期発生用アド
レス発生器11は周期データメモリ12のアドレスを飛々に
発生する。
レス発生器11は周期データメモリ12のアドレスを飛々に
発生する。
「発明の効果」 以上述べたようにこの発明によれば周期発生用アドレ
ス発生器の周期発生用アドレスの発生周期中に複数のク
ロックを発生することができる。従って例えばLSIテス
タに用いてテストパターン発生周期中に複数のクロック
を被試験LSI素子へ供給する場合にパターンデータの深
さを大きくしなくてもすむ。
ス発生器の周期発生用アドレスの発生周期中に複数のク
ロックを発生することができる。従って例えばLSIテス
タに用いてテストパターン発生周期中に複数のクロック
を被試験LSI素子へ供給する場合にパターンデータの深
さを大きくしなくてもすむ。
第１図はこの発明の実施例を示すブロック図、第２図は
インクリメント回数メモリ15の記憶例を示す図、第３図
は周期データメモリ12の記憶例を示す図、第４図は第１
図の構成の動作例を示すタイムチャート、第５図は従来
の周期発生器を示すブロック図、第６図はその動作を示
すタイムチャートである。
インクリメント回数メモリ15の記憶例を示す図、第３図
は周期データメモリ12の記憶例を示す図、第４図は第１
図の構成の動作例を示すタイムチャート、第５図は従来
の周期発生器を示すブロック図、第６図はその動作を示
すタイムチャートである。
Claims (1)
- 【請求項１】クロックが入力されるごとに周期発生用ア
ドレスを発生する周期発生用アドレス発生器と、 その周期発生用アドレス発生器からの周期発生用アドレ
スがロードされるインクリメントカウンタと、 上記周期発生用アドレス発生器からの周期発生用アドレ
スにより読み出され、上記インクリメントカウンタのイ
ンクリメント動作を続ける回数から１を引いた値が記憶
されたインクリメント回数メモリと、 そのインクリメント回数メモリから読み出された値がロ
ードされる減算カウンタと、 上記インクリメントカウンタの計数値をアドレスとして
読み出され、周期データを記憶する周期データメモリ
と、 その周期データメモリから読み出された周期データが供
給され、その周期でパルスを出力して周期発生出力とす
ると共に上記インクリメントカウンタ及び上記減算カウ
ンタを動作させる周期発生部と、 上記減算カウンタの計数状態ゼロを検出し、その検出出
力で上記インクリメントカウンタ及び上記減算カウンタ
の動作を計数状態からロード状態に切替え制御するゼロ
検出器と、 そのゼロ検出器のゼロ検出出力と上記周期発生部の出力
との論理積をとり、その出力を上記周期発生用アドレス
発生器に対するクロックとするアンド回路と、 を具備する周期発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132291A JP2831031B2 (ja) | 1989-05-24 | 1989-05-24 | 周期発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132291A JP2831031B2 (ja) | 1989-05-24 | 1989-05-24 | 周期発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309271A JPH02309271A (ja) | 1990-12-25 |
| JP2831031B2 true JP2831031B2 (ja) | 1998-12-02 |
Family
ID=15077855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132291A Expired - Fee Related JP2831031B2 (ja) | 1989-05-24 | 1989-05-24 | 周期発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2831031B2 (ja) |
-
1989
- 1989-05-24 JP JP1132291A patent/JP2831031B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02309271A (ja) | 1990-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |