JPH049474B2

JPH049474B2 -

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Publication number: JPH049474B2
Application number: JP60297134A
Authority: JP
Priority date: 1985-12-26
Filing date: 1985-12-26
Publication date: 1992-02-20
Also published as: JPS62151763A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、複数チヤンネルのロジツク信号を測
定するロジツク・アナライザに関する。

［従来の技術］ロジツク・アナライザは、コンピユータなどの
ロジツク機器の測定に便利な測定器である。従来
のロジツク・アナライザは、ワード・リコグナイ
ザや逐次トリガ機能などの種々の有効なトリガ機
能を具えているが、ワード・リコグナイザに設定
できるトリガ・ワードは１種類であるし、逐次ト
リガにおける各ステツプのトリガ・ワードも１種
類であつた。これら従来のロジツク・アナライザ
のトリガ回路は、特開昭56−27449号公報、特開
昭58−103045号公報、特開昭60−132251号公報、
特公昭60−39189号公報などに開示されている。

［発明が解決しようとする問題点］ところで、コンピユータなどのロジツク機器が
故障した際、その現象から数とおりの原因が考え
られることがある。この場合、ロジツク・アナラ
イザで故障したロジツク機器を測定するには、１
度に１種類のトリガ・ワールドしか設定できない
ので、考えられる各故障原因毎にトリガ・ワード
を設定した。すなわち、設定したトリガ・ワード
ではトリガがかからないときは、次に考えられる
故障原因のトリガ・ワードを新たに設定し直し、
トリガがかかるまで考えられる故障原因に対応す
るトリガ・ワードを順次設定していた。よつて、
測定が繁雑であるという問題点があつた。

したがつて、本発明の目的は、複数のトリガ・
ワードを同時に設定でき、トリガがかかるまで各
トリガ・ワードを順次試すロジツク・アナライザ
の提供にある。

［問題点を解決するための手段］本発明のロジツク・アナライザは、複数チヤン
ネルのロジツク信号を記憶する取り込み記憶手段
と、複数チヤンネルのロジツク信号による入力ワ
ードが所定のトリガ・ワードになつたことを検出
し、取り込み記憶手段の記憶動作を制御するトリ
ガ手段とを有し、トリガ手段が、複数のトリガ・
ワードを蓄積する蓄積手段と、この蓄積手段から
のトリガ・ワード及び入力ワードを比較する比較
手段と、この比較手段が所定期間出力信号を発生
しないとき蓄積手段から順次異なるトリガ・ワー
ドを出力させる制御手段とを具えている。

［作用］本発明のロジツク・アナライザによれば、予め
複数のトリガ・ワードを蓄積手段に蓄積でき、こ
れら蓄積された各トリガ・ワードを比較手段によ
り入力ワードと順次比較する。制御手段は、比較
手段が所定期間出力信号を発生しないと、蓄積手
段の出力するトリガ・ワードを変化させるので、
トリガがかかるまで自動的にトリガ・ワードが変
化していく。

［実施例］以下、添付図を参照して本発明の好適な実施例
を説明する。第１図において、入力端子１０及び
１２からのロジツク入力信号は、夫々クラツチ回
路１４及び１６を介して取り込みメモリ１８に供
給される。ラツチ回路１４及び１６は、例えばＤ
型フリツプ・フロツプであり、クロツク信号に応
じて入力信号をラツチする。また、取り込み記憶
手段であるメモリ１８は、例えば高速ランダム・
アクセス・メモリ（RAM）であり、アドレス・
カウンタ２０からのアドレス信号によりアドレス
指定され、取り込み制御回路２２によりその書き
込み及び読み出し動作が制御される。ラツチ回路
１４及び１６の出力信号は、入力ワードとして排
他的オア・ゲート（EOR）２４及び２６にも
夫々供給される。これ等EOR２４及び２６は
夫々シフト・レジスタ２８及び３０の出力信号を
トリガ・ワードとして受け、EOR２４及び２６
の出力端子は共通接続して取り込み制御回路２２
に接続する。この共通接続点は、EOR２４及び
２６の出力信号が共に「低」レベルのときのみ
「低」レベルとなるので、ワイヤード・ゲート回
路となる。これらEOR２４及び２６は入力ワー
ドとトリガ・ワードとを比較する比較手段であ
る。

シフト・レジスタ２８及び３０は、直列入力端
SI、直列出力端SO、並列入力端PI及びクロツク
入力端Ｃを有する蓄積手段であり、端子SI及び
SOが共通接続されている。取り込み制御回路２
２は、プログラマブル・カウンタなどを有し、比
較手段が一致出力を発生すると、所定クロツク数
計数後に取り込みメモリ１８の書き込み動作を停
止させる。また、この取り込み制御回路２２は、
アドレス・カウンタ２０がクロツク信号を計数し
てアドレス信号を発生するのを制御すると共に、
比較手段が一致出力を発生したか否かをタイマ３
２に知らせる。タイマ３２は、クロツク信号を計
数して時間を測定するが、所定時間、比較手段が
一致出力信号を発生しないと、シフト・レジスタ
２８及び３０をクロツクして、データをシフトさ
せる。取り込み制御回路２２及びタイマ３２が制
御手段を構成し、ブロツク２２〜３２がトリガ手
段を構成する。

バス３４には、表示装置３６、中央処理装置
（CPU）３８、このCPU３８用のプログラムなど
を記憶したリード・オンリ・メモリ（ROM）４
０、CPU RAM４２、入力装置としてのキーボ
ード４４、クロツク発生器４６が接続されてい
る。バス３４からのデータは、シフト・レジスタ
２８及び３０の並列入力端PIに供給され、クロ
ツク発生器４６からのクロツク信号は、ラツチ回
路１４及び１６、アドレス・カウンタ２０、取り
込み制御回路２２、タイマ３２に供給される。

次にこの実施例の動作を説明する。以下の動作
は、RAM４４を一時記憶装置として、CPU３８
がRAM４０に記憶されたプログラムにより制御
する。トリガ・ワードの最大設定数はシフト・レ
ジスタ２８及び３０のビツト数により決まる。こ
れらシフト・レジスタのビツト数が４ビツトの場
合、トリガ・ワードの最大設定数は４ワードであ
る。キーボード４４より４種類の２ビツト・トリ
ガ・ワード、例えばA₀B₀、A₁B₁、A₂B₂、A₃B₃
を入力する。なお、A₀〜A₃及びB₀〜B₃は、夫々
単一ビツト、即ち、「０」又は「１」を表わす。
CPU３８の作用により、データA₀A₁A₂A₃がシフ
ト・レジスタ２８の並列入力端PIに供給されて
ロードされ、データB₀B₁B₂B₃がシフト・レジス
タ３０の並列入力端PIに供給されてロードされ
る。ここでは、ワードA₀B₀が最も優先順位が高
く、ワードA₃B₃が最も優先順位が低い。

更に、キーボード４４によりクロツク発生器４
６の発振周波数や、取り込み制御回路２２の遅延
時間（プリ・トリガ、ポスト・トリガ、センタ・
トリガ）を設定し、取り込みメモリ１８を書き込
みモードにする。ロジツク入力信号は、アドレ
ス・カウンタからのアドレス信号に応じて、ラツ
チ回路１４及び１６を介して取り込みメモリ１８
の各アドレスに循環的に記憶される。比較手段で
あるEOR２４及び２６は、ラツチ回路１４及び
１６からの入力ワードとシフト・レジスタ２８及
び３０からの第１トリガ・ワードA₀B₀とを比較
する。この比較手段は、入力ワードが反転したト
リガ・ワードと一致したときに「低」レベルの一
致信号を発生する。タイマ３２は、設定された期
間内に取り込み制御回路２２が比較手段からの一
致信号を受けたかを監視し、この設定期間内に一
致信号を受けなかつた場合は、シフト・レジスタ
２８及び３０のクロツク端子Ｃに１発のパルス信
号を供給する。このパルス信号により、シフト・
レジスタ２８及び３０は記憶したデータを１ビツ
トだけシフトするので、夫々ビツトA₁及びB₁が
出力する。よつて、今度のトリガ・ワードは
A₁B₁となる。このトリガ・ワードに対しても一
致信号が発生しなければ、上述と同様にシフト・
レジスタ２８及び３０が更にシフトして、トリ
ガ・ワードはA₂B₂となる。更に、トリガ・ワー
ドがA₂B₂でもトリガがからない場合は、トリ
ガ・ワードA₃B₃となる。

比較手段（EOR２４及び２６）が一致信号を
発生すると、取り込み制御回路２２は一致信号を
受けて設定時間後に、取り込みメモリ１８の書き
込み動作を停止させる。次に、CPU３８の働き
により、取り込みメモリ１８の取り込み内容を
RAM４２に転送し、タイミング波形又は文字記
号の形態で表示装置３６に表示する。また、
CPU３８は、シフト・レジスタ２８及び３０の
記憶内容を読み取り、先頭のビツトによりトリガ
がかかつたときのトリガ・ワードを判断し、この
トリガ・ワードを表示装置３６に表示する。ま
た、設定した全部のトリガ・ワードでトリガがか
からなかつたとき、即ち、一定期間内に一致信号
が発生しなかつたときは、CPU３８がこの状態
を検出して書き込みモードを停止させる。

第２図は、本発明の好適な他の実施例の要部を
示すブロツク図であり、第１図と同じ部分は省略
してある。この実施例では、蓄積手段及び比較手
段をRAM５０で兼用し、カウンタ５２が制御手
段の一部を構成している。カウンタ５２のクロツ
ク端子にはタイマ３２の出力信号を供給し、この
カウンタ５２の計数出力をRAM５０のアドレス
端子Ａ２〜Ａ７に供給する。RAM５０のアドレ
ス端子A0およびA1にはラツチ１４及び１６の出
力信号を夫々供給する。第１トリガ・ワードが
A₀B₀の場合、RAM５０のアドレス000000B₀A₀
にはデータ「０」が記憶されており、第２トリ
ガ・ワードがA₁B₁の場合、RAM５０のアドレス
000001B₁A₁にはデータ「０」が記憶されている。
RAM５０のその他のアドレスにはデータ「１」
が記憶されている。なお、RAM５０のアドレス
端子A2及びA7は、夫々カウンタ５２の最下位ビ
ツト及び最上位ビツトに対応する。

まず、カウンタ５２はリセツトされる。最初は
タイマ３２が出力を発生していないので、カウン
タ５２の出力は000000である。よつて、入力ワー
ドが第１トリガ・ワードに一致すればRAM５０
の出力は「０」となる。所定期間、一致出力が発
生しないと、タイマ３２が１発のパルスをカウン
タ５２のクロツク端子に供給するので、その出力
は000001となり、入力ワードが第２トリガ・ワー
ドに一致したときのみ、一致出力が発生する。以
下同様に、カウンタ５２の計数値を考慮して
RAM５０の記憶内容を決定すれば、第３、第４
……等のトリガ・ワードが設定できる。

上述は本発明の好適な実施例についての説明で
あるが、本発明の要旨を逸脱することなく種々の
変更変形が可能である。例えば、ロジツク入力信
号のチヤンネル数は２チヤンネル以外の任意のチ
ヤンネル数でもよい。この場合、必要に応じてシ
フト・レジスタ及びEORの数や、RAM５０のア
ドレス端子の数を増やせばよい。また、比較手段
としては、EOR以外に種々のロジツク回路やメ
モリを利用できる。更に、本発明は、逐次トリガ
回路の各ステツプのワード検出にも利用できる。

［発明の効果］上述のごとく本発明によれば、複数のトリガ・
ワードを蓄積手段に蓄積し、比較手段は、これら
蓄積されたトリガ・ワードの１つを入力ワードと
比較する。そして、この比較手段が所定期間、出
力信号を発生しないときに、比較手段は、蓄積手
段に蓄積された別のトリガ・ワードと入力ワード
とを更に比較する。この動作を順次繰り返すの
で、比較手段が出力信号を発生するまで、即ち、
トリガがかかるまで、自動的にトリガ・ワードを
変化させることができる。よつて、従来の如く、
設定したトリガ・ワードでトリガがかからないと
きに、その都度、新たにトリガ・ワードを設定し
直す必要がなくなる。

また、本発明は、複数のトリガ・ワードの１つ
を順次入力ワードと比較できるので、複数のトリ
ガ・ワードのどれとでもトリガがかかる場合に比
べて次のような効果がある。すなわち、本発明で
は、入力ワードと比較するのは、常に１つのトリ
ガ・ワードであるので、どのトリガ・ワードでト
リガがかかつたかがすぐ判る。また、比較される
複数のトリガ・ワードの順序が決まつているの
で、構成をなんら変更することなく、第１のトリ
ガ・ワードが所定期間だけ入力信号に含まれない
場合に、第２のトリガ・ワードでトリガをかけ
る、というような特殊なトリガ条件を設定するこ
ともできる。

さらに、第２図の実施例のように、蓄積手段及
び比較手段をRAMで兼用し、制御手段の一部を
カウンタで構成すると、本発明の構成が一層簡単
になる。なお、第２図の実施例の場合、カウンタ
の出力信号をカウンタのアドレス端子の上位ビツ
トに供給して、複数のトリガ・ワードの１つを選
択している点に留意されたい。

【図面の簡単な説明】

第１図は本発明の好適な第１実施例のブロツク
図、第２図は本発明の他の実施例の要部のブロツ
ク図である。図において、１８は取り込み記憶手段、２２及
び３２は制御手段、２４及び２６は比較手段、２
８及び３０は蓄積手段である。

Claims

【特許請求の範囲】１複数チヤンネルのロジツク信号を記憶する取
り込み記憶手段と、上記複数のチヤンネルのロジツク信号による入
力ワードが所定のトリガ・ワードになつたことを
検出し、上記取り込み記憶手段の記憶動作を制御
するトリガ手段とを有するロジツク・アナライザ
において、上記トリガ手段は、複数のトリガ・ワードを蓄積する蓄積手段と、該蓄積手段に蓄積された上記複数のトリガ・ワ
ードの１つ及び上記入力ワードを比較する比較手
段と、該比較手段が所定期間出力信号を発生しないと
き、上記比較手段が上記蓄積手段に蓄積された別
の上記トリガ・ワードを上記入力信号と比較する
ように順次制御する制御手段とを具えたことを特
徴とするロジツク・アナライザ。