JP2582407B2 - 集積回路の試験方法 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 大規模集積回路に規定の動作条件を与えたとき、大規
模集積回路が機能に異常を示さずに動作するか否かを確
認するために行なう試験方法に関し、 短時間で、かつ、少ない付加回路で試験することを目
的とし、 集積回路内部のレジスタ等の内部回路をアクセスする
ためのアドレス及び動作クロックと共に、該集積回路の
外部より外部リード要求信号又は外部ライト要求信号が
供給される集積回路の試験方法において、通常モード時
は該外部リード要求信号又は該外部ライト要求信号によ
り数クロックに１回の割合で内部リード要求信号又は内
部ライト要求信号を発生させ、試験モード時は該外部リ
ード要求信号及び該外部ライト要求信号として該通常モ
ード時より長期間アクティブとした波形に基づいて、該
内部リード要求信号及び該内部ライト要求信号を前記動
作クロックに同期して複数のクロックサイクルの期間連
続的に発生出力させるよう構成する。

〔産業上の利用分野〕

本発明は集積回路の試験方式に係り、特に大規模集積
回路（LSI）に規定の動作条件を与えたとき、LSIが機能
に異常を示さずに動作するか否かを確認するために行な
う試験方法に関する。

〔従来の技術〕

LSI内部のリード・オンリ・メモリ（ROM），ランダム
・アクセス・メモリ（RAM），プログラマブル・ロジッ
ク・アレイ（PLA），レジスタなどは互いにアドレスバ
ス，データバスで接続されており、一般ユーザがLSIを
使用する場合（通常モード）には、第５図に示す如く、
LSI1は例えば中央処理装置（以下CPUと記す）２に接続
される。

第５図において、CPU2がLSI1内部のROM,RAM,PLA又は
レジスタをアクセスする場合には、第６図に示す如く、
アドレスを供給している状態で、リード要求信号RD（又
はライト要求信号WR）をローレベルとして実行させ、そ
の後にLSI1よりCPU2へ出力されるデータコンプリート信
号DCが１クロックサイクルの幅だけローレベルとなるこ
とにより、リード又はライト動作が完了したことの通知
がLSI1よりCPU2へ行なわれる。

従って、LSIの試験を行なう場合も、従来は上記の通
常モードと同様の手順で所定の信号を出力し、またLSI
からのデータをテスタで受け、測定していた。

〔発明が解決しようとする課題〕

しかるに、上記の従来の試験方式は第６図からもわか
るように、リード要求信号RDやライト要求信号WRが数ク
ロックに１回の割合でしかアクティブにならないため
（換言すると、１回のLSIの内部回路のアクセスに数ク
ロックを必要とするため）、試験に多くのクロック数が
必要になり、多大な時間を要していた。

また、試験のためにLSIの外部に付加回路を多く必要
としていた。また、PLA等にアドレスを割当てて外部よ
りリードチェックをすることができるが、この場合には
通常モードで使用しないアドレス空間のアドレスを割当
てなければならず、更に通常モードではアクセス禁止で
も、試験用に自由にアクセスでき得るようにしたい場合
が発生する。

また、PLA,ROM等を通常モードでリードできるように
することは、製造メーカーの機密保持上好ましいことで
はないので、リードできないような回路を付加してい
る。このチェックの為リードに余分な時間がかかりアク
セス時間が長くなるとの欠点があった。

本発明は上記の点に鑑みてなされたもので、短時間
で、かつ、少ない付加回路で試験することができる集積
回路の試験方法を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。同図中、４
はレジスタ、５はメモリで、これらは集積回路の内部に
搭載されている。また６は内部アクセス制御部で、外部
リード要求信号に応じて内部リード要求信号RDREQを発
生し、外部ライト要求信号に応じて内部ライト要求信号
WRREQを発生する。

この集積回路には外部アドレス及び動作クロツクが入
力されると共に、内部アクセス制御部６には通常モード
時に外部リード要求信号RD,外部ライト要求信号WRが入
力され、また試験モード時に外部リード要求信号TRD,外
部ライト要求信号TWRが入力される。

本発明は、通常モード時より長期間アクティブとされ
た波形の上記外部リード要求信号TRD,外部ライト要求信
号TWRに応じて内部リード要求信号RDREQ,内部ライト要
求信号WRREQを複数のクロックサイクルの期間連続的に
発生出力するようにしたものである。

〔作用〕

通常モード時には外部リード要求信号RD,外部ライト
要求信号WRにより数クロックに１回の割合で内部リード
要求信号RDREQ,内部ライト要求信号WRREQを発生する内
部アクセス制御部６は、通常モード時より長期間アクテ
ィブである波形とされた外部リード要求信号TRDや外部
ライト要求信号TWRが供給されたときは、複数クロック
サイクル期間連続的に、内部リード要求信号RDREQや内
部ライト要求信号WRREQを発生出力する。

内部リード要求信号RDREQや内部ライト要求信号WRREQ
はバス７を介してレジスタ４及びメモリ５等の内部回路
に外部入力アドレスと共に供給される。内部回路のどれ
を選択するかは外部入力アドレスにより決定される。

従って、前記試験モード時には上記の内部リード要求
信号RDREQ又は内部ライト要求信号WRREQにより、選択さ
れた内部回路は１クロックサイクル単位で１つのリード
動作又はライト動作が行なわれ、かつ、それが連続的に
行なわれる。

また、試験モード時にも通常モードと同様にアドレス
バスや内部リード要求信号RDREQ,内部ライト要求信号WR
REQを共用できる。

〔実施例〕

第２図は本発明の一実施例の回路系統図、第３図は第
２図の動作説明用信号波形図を示す。第２図中、第１図
と同一構成部分には同一符号を付してある。第２図にお
いて、10は大規模集積回路（LSI）で、レジスタ4,メモ
リ５その他の内部回路や内部アクセス制御部6,ラッチ回
路11などがその内部に設けられており、またアドレスバ
ス12a,データバス13aが設けられている。

内部アクセス制御部６はタイミング生成回路12,アド
レスチェック及びタイミング生成回路13,2入力OR回路14
及び15から構成されている。タイミング生成回路12は外
部リード要求信号TRDか外部ライン要求信号TWRが供給さ
れた時にのみ、動作クロックCLKに同期し、かつ、内部
アドレス信号に同期したタイミング信号を生成する。

これに対し、アドレスチェック及びタイミング生成回
路13は外部リード要求信号RDか外部ライト要求信号WRが
供給された時にのみ、動作クロックに同期し、かつ、内
部アドレス信号に同期したタイミング信号を生成する。

かかる構成のLSI10の動作について説明する。製造メ
ータがLSI10を製造後その機能等を試験する試験モード
時には、第４図に示す如くテスタ17と接続され、テスタ
17から第３図（Ａ）に示す動作クロックCLK及び外部ア
ドレス信号と共に、第３図（Ａ）に示す如く１クロック
サイクル（CLKの一周期）よりも長い期間（ここでは５
クロックサイクル）に亘ってアクティブとした波形（こ
こではハイレベルの波形）の外部リード要求信号TRD又
は外部ライト要求信号TWRが供給される一方、LSI10から
テスタ17へデータが出力される。

第２図において、タイミング生成回路12は動作クロッ
クCLKに同期してラッチ回路11へラッチパルスを供給し
ているので、ラッチ回路11に第３図（Ａ）に示す如き外
部アドレスが供給されると、第３図（Ａ）に示す内部ア
ドレスラッチ回路11より内部アドレスバス12aを通して
レジスタ4,メモリ５へ供給される。

これと同時に、タイミング生成回路12は上記外部リー
ド要求信号TRD又は外部ライト要求信号TWRの入力によ
り、OR回路14又は15を通して第３図（Ａ）に示す如き内
部リード要求信号RDREQ又は内部ライト要求信号WRREQを
生成出力し、レジスタ4,メモリ５へ供給する。なお、こ
のときアドレスチェック及びタイミング生成回路13はOR
回路14,15へローレベルの信号を出力している。

上記の内部リード要求信号RDREQ又は内部ライト要求
信号WRREQは第３図（Ａ）に示す如く内部アドレスに同
期し、かつ、５クロックサイクルの期間順次に取り出さ
れるので、レジスタ４又はメモリ５はアドレスａ〜ｅの
夫々から１クロックサイクル単位で５回アクセスされ
る。

これにより、テスタ17からのリードデータ又はレジス
タ４あるいはメモリ５からの読出しデータは５クロック
サイクルで連続的に書込み又は読出されることになる。
また、この試験モードでは通常モードとは異なり、入力
されたアドレスに対応するLSI10の内部回路がアクセス
可能か否かを判定する必要がないため、実行サイクルの
前にチェックサイクルが入らない。従って、以上よりこ
の試験モードでは従来の試験方式に比べ試験時間を大幅
に短縮することができる。

なお、このLSI10は一般のユーザが使用する通常モー
ド時には従来と同様の動作を行なう。すなわち、CPU等
からこのLSI10に第３図（Ｂ）に示す如く外部アドレス
信号、動作クロックCLK、外部リード要求信号RD又は外
部ライト要求信号WRが供給される通常モード時には、ア
ドレスチェック及びタイミング生成回路13よりラッチ回
路11へ出力されるラッチパルスによりラッチ回路11から
アドレス12aへ第３図（Ｂ）に示す如くに内部アドレス
信号が取り出される。

また、この内部アドレス信号に同期して、アドレスチ
ェック及びタイミング生成回路13より取り出されるシン
グルパルスにより、またタイミング生成回路12の出力が
この通常モード時は常時ローレベルであるから、外部リ
ード要求信号RD入力時は内部リード要求信号RDREQが、
また外部ライト要求信号WR入力時は内部ライト要求信号
WRREQが第３図（Ｂ）に示す如きシングルパルスで取り
出される。これにより、通常モード時はLSI10は従来と
同様に数クロックサイクルに１回の割合でレジスタ4,メ
モリ５などの内部回路のアクセスを行なう。このアクセ
ス実行後、動作完了信号▲▼が第３図（Ｂ）に示す
如く出力される。

このように、本実施例によれば、試験モードの場合も
通常モードの場合も内部アクセス制御部６により内部リ
ード要求信号RDREQ,内部ライト要求信号WRREQを統合し
て発生することができ、特別に試験用付加回路をそれほ
ど設けなくとも試験ができる。また、試験モードでは一
般ユーザによりリード（又はライト）されたくないレジ
スタ,PLA,RAM,ROMなどの内部回路を自由にリード（又は
ライト）することができる。

〔発明の効果〕

上述の如く、本発明によれは、試験モード時は最小ア
クセク単位である１クロックサイクル単位で連続的にア
クセスでき、しかもチェックサイクルが不要なため、従
来に比べて大幅に試験時間を短縮することができ、また
内部アクセス制御部の構成を若干変更するだけで、他の
回路やアドレスバスを共用して試験ができるため、試験
のための付加回路を縮小することができる等の特長を有
するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の回路系統図、 第３図は第２図の動作説明用信号波形図、 第４図は試験モードの接続の一例を示す図、 第５図は通常モードの接続の一例を示す図、 第６図は第５図の動作説明用信号波形図である。 図において、 ４はレジスタ、 ５はメモリ、 ６は内部アクセス制御部、 ７はバス、 10は大規模集積回路（LSI）、 12はタイミング生成回路 13はアドレスチェック及びタイミング生成回路を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 飛田 秀憲 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】集積回路内部のレジスタ（４）等の内部回
   路をアクセスするためのアドレス及び動作クロックと共
   に、該集積回路の外部より外部リード要求信号又は外部
   ライト要求信号が供給される集積回路の試験方法におい
   て、 通常モード時は該外部リード要求信号又は該外部ライト
   要求信号により数クロックに１回の割合で内部リード要
   求信号又は内部ライト要求信号を発生させ、 試験モード時は該外部リード要求信号及び該外部ライト
   要求信号として該通常モード時より長期間アクティブと
   した波形に基づいて、該内部リード要求信号及び該内部
   ライト要求信号を前記動作クロックに同期して複数のク
   ロックサイクルの期間連続的に発生出力させることを特
   徴とする集積回路の試験方法。