JPH0422570Y2 - - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は入力信号のレベルが何らかの原因に
よつて基準レベルに達しない状態、即ちドロツプ
アウトが発生した場合、これを確実に検出できる
ドロツプアウトトリガ回路に関する。

「考案の背景」 従来、入力信号にドロツプアウトが生じたか否
かを検出するのに、オシロスコープを用いてい
た。そして入力信号が基準レベルを横切つた時に
トリガをかけて、この波形をオシロスコープに表
示させ、ドロツプアウトが生じているか否かを観
察していた。この方法では、ドロツプアウトが発
生する確率が少ないため、これを確実に検出する
ことは非常に困難である。

「問題点を解決するための手段」 この発明によるドロツプアウトトリガ回路は、
入力信号をデジタル信号に変換するＡ／Ｄ変換回
路と、該Ａ／Ｄ変換回路の出力信号を基準レベル
と比較して論理“１”又は論理“０”の信号を出
力するレベルトリガ回路と、該レベルトリガ回路
の出力信号が初めて論理“０”から論理“１”に
立ち上がった時にクロツク信号を所定時間遅延し
て出力するスタートデイレイ部と、該スタートデ
イレイ部から出力されるクロツク信号を分周する
コンパレートクロツク作成部と、該コンパレート
クロツク作成部から出力されるクロツク信号によ
り動作し、上記レベルトリガ回路から出力される
信号と、ドロツプアウトの生じたデジタルパター
ンとを比較するコンパレート部とにより構成され
る。このコンパレート部は上記レベルトリガ回路
から出力される信号を上記コンパレートクロツク
作成部から出力されるクロツク信号に応じて次々
と記憶すると共に、記憶した信号をパラレルに出
力するシフトレジスタと、該シフトレジスタから
パラレルに出力される信号の内、比較すべき箇所
を指定するゲート回路と、例えばCPU等を用い
て作成した、ドロツプアウトの生じたデジタルパ
ターンをパラレルに発生する手段と、該発生手段
が出力される信号と上記ゲート回路から出力され
る信号とを比較するコンパレータとにより構成さ
れる。

「実施例」 第１図にこの考案の一実施例であるドロツプア
ウトトリガ回路の回路図を示す。

入力端子１１から入力したアナログ信号はＡ／
Ｄ変換回路１３に供給され、クロツク信号入力端
子１２からクロツク信号が供給される毎にデジタ
ル信号に変換される。このデジタル信号はレベル
トリガ回路１４で基準レベルと比較される。デジ
タル信号が基準レベルより小さい時はレベルトリ
ガ回路１４から例えば論理“０”の信号が出力さ
れ、大きい時は論理“１”の信号が出力される。
このレベルトリガ回路１４の出力信号はスタート
デイレイ部１５とコンパレート部１７に供給され
る。

スタートデイレイ部１５では、レベルトリガ回
路１４の出力信号はインバータ１８及びノア回路
１９の一方の入力端子を通じてフリツプフロツプ
２０のクロツク端子CKに供給される。フリツプ
フロツプ２０の出力端子はノア回路１９の他方
の入力端子を通じて該フリツプフロツプ２０のク
ロツク端子CKに接続され、端子Ｄには常に論理
“１”の信号が供給される。従つて第１図の回路
が動作し、レベルトリガ回路１４から出力される
信号が初めて論理“０”から論理“１”に立ち上
がつた時、出力端子Ｑから出力される信号も論理
“０”から論理“１”に変化する。この時アンド
回路２１は開に制御され、クロツク信号入力端子
１２からのクロツク信号は、このアンド回路２１
を通じてカウンタ２２に供給される。カウンタ２
２は例えばCPUを通じて設定された数だけクロ
ツク信号を計数すると、論理“１”の信号をフリ
ツプフロツプ２３のクロツク端子CKに供給する。
フリツプフロツプ２３の端子Ｄには常に論理
“１”の信号が供給されているので、出力端子Ｑ
から出力される信号は論理“０”から論理“１”
に変化する。この出力端子Ｑはコンパレートクロ
ツク作成部１６に接続されている。

コンパレートクロツク作成部１６では、スター
トデイレイ部１５のフリツプフロツプ２３の出力
端子Ｑがアンド回路２４及びアンド回路２７の一
方の入力端子に接続されている。アンド回路２４
の他方の入力端子はクロツク信号入力端子１２に
接続され、出力端子は分周器２５に接続されてい
る。この分周器２５はアンド回路２５を通過して
きたクロツク信号、このクロツク信号を1/2分周、
1/4分周、……、１／Ｎ分周したものを複数の出
力端子からセレクタ２６に供給する。セレクタ２
６は分周器２５から供給された複数のクロツク信
号の内、１つを選択して出力する。セレクタ２６
の出力端子はアンド回路２７の他方の入力端子に
接続され、アンド回路２７の出力端子はコンパレ
ート部１７に接続されている。従つてセレクタ２
６で選択されたクロツク信号はこのアンド回路２
７を通じてコンパレート部１７に供給される。

コンパレート部１７では、レベルトリガ回路１
４の出力端子がシフトレジスタ２９のデータ入力
端子に接続され、コンパレートクロツク作成部１
６を構成しているアンド回路２７の出力端子が上
記シフトレジスタ２９のクロツク信号入力端子に
接続されている。シフトレジスタ２９では、クロ
ツク信号入力端子からクロツク信号が供給される
毎に、データ入力端子から入力したレベルトリガ
回路１４からの信号を順次次段の記憶回路にシフ
トすると共に、各記憶回路に記憶されているデー
タをパラレルに出力してゲート回路３１の一方の
入力端子に供給する。ラツチ回路２８には、例え
ばCPUから比較を行う箇所を示すデータ、例え
ば比較を行う箇所には論理“１”、比較を行わな
い箇所には論理“０”の信号が設定され、ゲート
回路３１の他方の入力端子に供給される。ゲート
回路３１はシフトレジスタ２９の出力信号とラツ
チ回路２８の出力信号との論理積をとり、コンパ
レータ３２の一方の入力端子に供給する。ラツチ
回路３０には、例えばCPUからドロツプアウト
が生じた１つのデータが設定され、コンパレータ
３２の他方の入力端子に供給される。コンパレー
タ３２は両方の入力端子から入力する信号が一致
した時、出力端子３３に例えば論理“１”の信号
を出力し、ドロツプアウトが生じたことを表示す
る。

第２図に第１図に示した回路の一動作例を説明
するためのタイミングチヤートを示す。第２図ａ
はコンパレートクロツク作成部１６のアンド回路
２７から出力されるクロツク信号、第２図ｂは入
力端子１１から入力するアナログ信号、第２図ｃ
はレベルトリガ回路１４から出力される信号であ
る。第２図ｂのアナログ信号は、Ａ／Ｄ変換回路
１３で、クロツク信号入力端子１２からクロツク
信号が供給される毎にデジタル信号に変換され、
レベルトリガ回路１４で基準レベルと比較され
て、第２図ｃに示す信号に変換される。第２図ｃ
の信号は、第２図ａのクロツク信号が供給される
毎に、シフトレジスタ２９内の初段の記憶回路に
記憶されると共に、各記憶回路に記憶されている
データは順次次段の記憶回路にシフトされる。シ
フトレジスタ２９の各記憶回路に記憶されている
データは、パラレルにゲート回路３１の一方の入
力端子に供給される。第２図ｄはラツチ回路２８
からゲート回路３１の他方の入力端子に供給され
る信号であり、比較を行う箇所は論理“１”に、
比較を行わない箇所は論理“０”に設定してい
る。この例では、レベルトリガ回路１４からの出
力信号が変化する不安定な部分では論理“０”を
設定してマスクをかけ、安定な部分では論理
“１”を設定している。ラツチ回路２８から出力
される第２図ｄの信号と、シフトレジスタ２９の
出力信号はゲート回路３１で論理積がとられて第
２図ｅに示す信号を得、コンパレータ３２の一方
の入力端子に供給される。第２図ｆはラツチ回路
３０からコンパレータ３２の他方の入力端子に供
給される信号であり、ドロツプアウトの生じたパ
ターンが設定されている。レベルトリガ回路１４
から出力される信号が正常で、ラツチ回路３０に
設定されている信号と位相が等しくなつた場合、
ゲート回路３１から出力される信号ｅは
“0001100000011000”となる。従つてコンパレー
タ３２の２つの入力端子に供給される信号ｅ及び
ｆは一致しないので、該コンパレータ３２から例
えば論理“０”のままである（第２図ｇ）。レベ
ルトリガ回路１４から出力される信号の一箇所に
ドロツプアウトが生じた場合、ラツチ回路３１に
設定された信号と位相が等しくなつた時にゲート
回路３１から“0001100000000000”の信号ｅが出
力される。この時ラツチ回路３０から出力される
信号ｆと一致し、コンパレータ３２から例えば論
理“１”の信号が出力されて（第２図ｇ）、ドロ
ツプアウトが生じたことが表示される。

第１図に示したカウンタ２２の設定値を変える
ことにより、レベルトリガ回路１４の出力信号に
対する、アンド回路２２から出力されるクロツク
信号の位相を変えることができる。即ち、レベル
トリガ回路１４から出力される信号の測定ポイン
トを変えることができる。

またコンパレートクロツク作成部１６で、コン
パレート部１７を動作させるクロツク信号の周期
を変えることができるので、単位時間当りの測定
回数を変えることができる。

「考案の効果」 以上説明したようにこの考案によるドロツプア
ウトトリガ回路は、入力信号をデジタル信号に変
換し、レベルトリガ回路１４でこのデジタル信号
と基準レベル信号とを比較して論理“０”又は論
理“１”の信号に変換する。そしてコンパレート
部１７内で、クロツク信号が供給される毎に上記
レベルトリガ回路から出力される論理“０”又は
論理“１”の信号をシフトレジスタに次々と記憶
させると共に、該シフトレジスタ２９に記憶され
ている信号をパラレルに出力する。このシフトレ
ジスタ２９からパラレルに出力される信号のう
ち、ラツチ回路２８及びゲート回路３１で比較す
る箇所を指定して、コンパレータ３２の一方の入
力端子に供給する。またドロツプアウトの生じた
デジタルパターンの１つを例えばCPU等で作成
して、ラツチ回路３０に設定し、コンパレータ３
２の他方の入力端子に供給する。コンパレータ３
２は、両方の入力端子から入力する信号が一致し
た時、例えば論理“１”の信号を出力して入力信
号にドロツプアウトが生じたことを表示するよう
にしている。このように入力信号を２値信号に変
換してパラレルに出力すると共に、CPU等でド
ロツプアウトの生じたパターンを作成してパラレ
ルに出力し、両者を比較することにより、ドロツ
プアウトを検出している。従つてドロツプアウト
の発生する確率が非常に少なくてもこれを確実に
検出することができる。

【図面の簡単な説明】

第１図はこの考案の一実施例であるドロツプア
ウトトリガ回路の回路図、第２図は第１図の回路
の一動作を説明するためのタイミングチヤートで
ある。

Claims (1)

1. 【実用新案登録請求の範囲】 Ａ 入力信号を基準レベルと比較して論理”０”
   又は論理”１”の信号を出力するレベルトリガ
   回路と、 Ｂ クロツク信号作成手段と、 Ｃ 該クロツク信号作成手段からクロツク信号が
   供給される毎に上記レベルトリガ回路の出力信
   号を順次記憶すると共に、複数の記憶回路に記
   憶された信号をパラレルに出力するシフトレジ
   スタと、 Ｄ ドロツプアウトの生じたデジタルパターンを
   作成してパラレルに出力するデジタルパターン
   作成手段と、 Ｅ 上記シフトレジスタから出力される信号と上
   記デジタルパターン作成手段から出力される信
   号とを比較して、両者が一致した時ドロツプア
   ウトが生じたことを示す信号を発生するコンバ
   ータと、 を具備して成ることを特徴とするドロツプアウト
   トリガ回路。