JPH11232164A - アドレス発生回路 - Google Patents
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- JPH11232164A JPH11232164A JP10035613A JP3561398A JPH11232164A JP H11232164 A JPH11232164 A JP H11232164A JP 10035613 A JP10035613 A JP 10035613A JP 3561398 A JP3561398 A JP 3561398A JP H11232164 A JPH11232164 A JP H11232164A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 発生すべきアドレスを指示するためのプロセ
ッサの負荷を軽減できるアドレス発生回路を提供する。 【解決手段】 複数の第２のスタートアドレスを記憶し
ており、第１のカウンタ回路３のカウント値に等しいア
ドレスに格納されている第２のスタートアドレスを出力
する第１の記憶回路４と、複数の第２のストップアドレ
スを記憶しており、第１のカウンタ回路３のカウント値
に等しいアドレスに格納されている第２のストップアド
レスを出力する第２の記憶回路５と、第１の記憶回路４
から出力された第２のスタートアドレスの値から第２の
記憶回路５から出力された第２のストップアドレスの値
までを、所定の周期でカウントして、そのカウント値を
メモリ１２の読み出しアドレスとして順次出力する第２
のカウンタ回路６とを備えた。
ッサの負荷を軽減できるアドレス発生回路を提供する。 【解決手段】 複数の第２のスタートアドレスを記憶し
ており、第１のカウンタ回路３のカウント値に等しいア
ドレスに格納されている第２のスタートアドレスを出力
する第１の記憶回路４と、複数の第２のストップアドレ
スを記憶しており、第１のカウンタ回路３のカウント値
に等しいアドレスに格納されている第２のストップアド
レスを出力する第２の記憶回路５と、第１の記憶回路４
から出力された第２のスタートアドレスの値から第２の
記憶回路５から出力された第２のストップアドレスの値
までを、所定の周期でカウントして、そのカウント値を
メモリ１２の読み出しアドレスとして順次出力する第２
のカウンタ回路６とを備えた。
Description
【０００１】
【発明の属する技術分野】本願発明は、メモリからデー
タを読み出すためのアドレスを生成するアドレス発生回
路に関する。
タを読み出すためのアドレスを生成するアドレス発生回
路に関する。
【０００２】
【従来の技術】たとえば、ＬＳＩなどの半導体集積回路
を検査する検査装置においては、検査のために各種のビ
ットパターンを生成する必要がある。このため、一般
に、メモリに所定ビット数のビットパターンを多数記憶
させておき、プロセッサによりアドレス発生回路を制御
して連続した読み出しアドレスを発生させることによ
り、メモリから所望のビットパターンを得ている。
を検査する検査装置においては、検査のために各種のビ
ットパターンを生成する必要がある。このため、一般
に、メモリに所定ビット数のビットパターンを多数記憶
させておき、プロセッサによりアドレス発生回路を制御
して連続した読み出しアドレスを発生させることによ
り、メモリから所望のビットパターンを得ている。
【０００３】このような検査装置に用いられる従来のア
ドレス発生回路は、図２に示すように、プロセッサ３１
により第１のラッチ回路３２にスタートアドレスを設定
し、かつ第２のラッチ回路３３にストップアドレスを設
定することにより、カウンタ回路３４がスタートアドレ
スからストップアドレスまでを所定の周期でカウント
し、そのカウント値が読み出しアドレスとしてメモリ３
５に順次供給される構成であった。メモリ３５は、カウ
ンタ回路３４から読み出しアドレスが供給されることに
より、そのアドレスに格納されているデータを端子３６
に出力する。
ドレス発生回路は、図２に示すように、プロセッサ３１
により第１のラッチ回路３２にスタートアドレスを設定
し、かつ第２のラッチ回路３３にストップアドレスを設
定することにより、カウンタ回路３４がスタートアドレ
スからストップアドレスまでを所定の周期でカウント
し、そのカウント値が読み出しアドレスとしてメモリ３
５に順次供給される構成であった。メモリ３５は、カウ
ンタ回路３４から読み出しアドレスが供給されることに
より、そのアドレスに格納されているデータを端子３６
に出力する。
【０００４】しかし、このような従来のアドレス発生回
路では、スタートアドレスからストップアドレスまでの
連続した一連のアドレスを発生する毎に次のスタートア
ドレスおよびストップアドレスをプロセッサ３１により
設定しなければならないので、プロセッサ３１を動作さ
せるためのソフトウェアが複雑になり、しかもプロセッ
サ３１の負荷が大きくなるという課題があった。
路では、スタートアドレスからストップアドレスまでの
連続した一連のアドレスを発生する毎に次のスタートア
ドレスおよびストップアドレスをプロセッサ３１により
設定しなければならないので、プロセッサ３１を動作さ
せるためのソフトウェアが複雑になり、しかもプロセッ
サ３１の負荷が大きくなるという課題があった。
【０００５】このため、プロセッサ３１として比較的安
価なマイクロコンピュータを用いた場合、処理速度が遅
いので、たとえば１ＭＨｚ〜２０ＭＨｚ程度のクロック
周波数でカウンタ回路３４を動作させるような高速動作
時に、所定のタイミングでスタートアドレスおよびスト
ップアドレスを書き換えることができず、最初に設定し
たスタートアドレスからストップアドレスまでの連続し
たアドレスをループ状に発生するだけの結果となってし
まう。このようにアドレスのジャンプができない状況下
でメモリ３５から所望のビットパターンを発生させよう
とすると、スタートアドレスからストップアドレスまで
のアドレス数が極めて大きくなり、メモリ３５の所要容
量が膨大なものになって、非常に不経済である。
価なマイクロコンピュータを用いた場合、処理速度が遅
いので、たとえば１ＭＨｚ〜２０ＭＨｚ程度のクロック
周波数でカウンタ回路３４を動作させるような高速動作
時に、所定のタイミングでスタートアドレスおよびスト
ップアドレスを書き換えることができず、最初に設定し
たスタートアドレスからストップアドレスまでの連続し
たアドレスをループ状に発生するだけの結果となってし
まう。このようにアドレスのジャンプができない状況下
でメモリ３５から所望のビットパターンを発生させよう
とすると、スタートアドレスからストップアドレスまで
のアドレス数が極めて大きくなり、メモリ３５の所要容
量が膨大なものになって、非常に不経済である。
【０００６】
【発明の開示】本願発明は、上記した事情のもとで考え
出されたものであって、発生すべきアドレスを指示する
ためのプロセッサの負荷を軽減できるアドレス発生回路
を提供することを、その課題とする。
出されたものであって、発生すべきアドレスを指示する
ためのプロセッサの負荷を軽減できるアドレス発生回路
を提供することを、その課題とする。
【０００７】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００８】本願発明の第１の側面によれば、メモリか
らデータを読み出すためのアドレスを生成するアドレス
発生回路であって、外部からの第１のスタートアドレス
をラッチする第１のラッチ回路と、外部からの第１のス
トップアドレスをラッチする第２のラッチ回路と、第１
のラッチ回路にラッチされた第１のスタートアドレスの
値から第２のラッチ回路にラッチされた第１のストップ
アドレスの値までをカウントして、そのカウント値を順
次出力する第１のカウンタ回路と、複数の第２のスター
トアドレスを記憶しており、第１のカウンタ回路のカウ
ント値に等しいアドレスに格納されている第２のスター
トアドレスを出力する第１の記憶回路と、複数の第２の
ストップアドレスを記憶しており、第１のカウンタ回路
のカウント値に等しいアドレスに格納されている第２の
ストップアドレスを出力する第２の記憶回路と、第１の
記憶回路から出力された第２のスタートアドレスの値か
ら第２の記憶回路から出力された第２のストップアドレ
スの値までを、所定の周期でカウントして、そのカウン
ト値をメモリの読み出しアドレスとして順次出力する第
２のカウンタ回路とを備えたことを特徴とする、アドレ
ス発生回路が提供される。
らデータを読み出すためのアドレスを生成するアドレス
発生回路であって、外部からの第１のスタートアドレス
をラッチする第１のラッチ回路と、外部からの第１のス
トップアドレスをラッチする第２のラッチ回路と、第１
のラッチ回路にラッチされた第１のスタートアドレスの
値から第２のラッチ回路にラッチされた第１のストップ
アドレスの値までをカウントして、そのカウント値を順
次出力する第１のカウンタ回路と、複数の第２のスター
トアドレスを記憶しており、第１のカウンタ回路のカウ
ント値に等しいアドレスに格納されている第２のスター
トアドレスを出力する第１の記憶回路と、複数の第２の
ストップアドレスを記憶しており、第１のカウンタ回路
のカウント値に等しいアドレスに格納されている第２の
ストップアドレスを出力する第２の記憶回路と、第１の
記憶回路から出力された第２のスタートアドレスの値か
ら第２の記憶回路から出力された第２のストップアドレ
スの値までを、所定の周期でカウントして、そのカウン
ト値をメモリの読み出しアドレスとして順次出力する第
２のカウンタ回路とを備えたことを特徴とする、アドレ
ス発生回路が提供される。
【０００９】このようにすれば、発生すべきアドレスを
指示するためのプロセッサの負荷を軽減できる。
指示するためのプロセッサの負荷を軽減できる。
【００１０】すなわち、プロセッサにより第１のスター
トアドレスおよび第１のストップアドレスを設定するだ
けで、第１のスタートアドレスから第２のスタートアド
レスまでの各々のアドレス毎に、第１および第２の記憶
回路に記憶された第２のスタートアドレスおよび第２の
ストップアドレスを発生することができ、この第２のス
タートアドレスから第２のストップアドレスまでの連続
したアドレスによって、メモリからデータが読み出され
る。換言すれば、スタートアドレスおよびストップアド
レスが２段階に階層化されたことになり、プロセッサは
上位階層のスタートアドレスおよびストップアドレスを
設定するだけでよいので、負荷が軽減されるとともに、
プロセッサを動作させるためのプログラムを簡単にでき
る。
トアドレスおよび第１のストップアドレスを設定するだ
けで、第１のスタートアドレスから第２のスタートアド
レスまでの各々のアドレス毎に、第１および第２の記憶
回路に記憶された第２のスタートアドレスおよび第２の
ストップアドレスを発生することができ、この第２のス
タートアドレスから第２のストップアドレスまでの連続
したアドレスによって、メモリからデータが読み出され
る。換言すれば、スタートアドレスおよびストップアド
レスが２段階に階層化されたことになり、プロセッサは
上位階層のスタートアドレスおよびストップアドレスを
設定するだけでよいので、負荷が軽減されるとともに、
プロセッサを動作させるためのプログラムを簡単にでき
る。
【００１１】さらには、比較的安価なマイクロコンピュ
ータをプロセッサとして用いても、高速動作時における
アドレスのジャンプやループを任意に行うことができ、
この結果、メモリにおいて記憶内容が同一であるアドレ
スを大幅に削減できることから、メモリを有効に利用で
きる。換言すれば、従来のアドレス発生回路と同一容量
のメモリを用いた場合、多種多様のビットパターンを任
意かつ高速に出力できる。
ータをプロセッサとして用いても、高速動作時における
アドレスのジャンプやループを任意に行うことができ、
この結果、メモリにおいて記憶内容が同一であるアドレ
スを大幅に削減できることから、メモリを有効に利用で
きる。換言すれば、従来のアドレス発生回路と同一容量
のメモリを用いた場合、多種多様のビットパターンを任
意かつ高速に出力できる。
【００１２】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００１３】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。
形態を、図面を参照して具体的に説明する。
【００１４】図１は、本願発明に係るアドレス発生回路
の回路ブロック図であって、このアドレス発生回路は、
第１のラッチ回路１、第２のラッチ回路２、第１のカウ
ンタ回路３、第１の記憶回路４、第２の記憶回路５、お
よび第２のカウンタ回路６を備えている。なお本実施形
態においては、アドレス発生回路がＬＳＩの検査装置に
内蔵されているものとする。
の回路ブロック図であって、このアドレス発生回路は、
第１のラッチ回路１、第２のラッチ回路２、第１のカウ
ンタ回路３、第１の記憶回路４、第２の記憶回路５、お
よび第２のカウンタ回路６を備えている。なお本実施形
態においては、アドレス発生回路がＬＳＩの検査装置に
内蔵されているものとする。
【００１５】第１のラッチ回路１は、プロセッサ１１か
らの第１のスタートアドレスを保持し、第１のカウンタ
回路３に出力する。
らの第１のスタートアドレスを保持し、第１のカウンタ
回路３に出力する。
【００１６】第２のラッチ回路２は、プロセッサ１１か
らの第１のストップアドレスを保持し、第１のカウンタ
回路３に出力する。
らの第１のストップアドレスを保持し、第１のカウンタ
回路３に出力する。
【００１７】第１のカウンタ回路３は、第１のラッチ回
路１からの第１のスタートアドレスを初期値とし、第２
のラッチ回路２からの第１のストップアドレスを最大カ
ウント値として、第２のカウンタ回路６から桁上げ信号
が供給される度に１ずつアップカウントして、カウント
値を第１の記憶回路４および第２の記憶回路５に読み出
しアドレスとして順次出力する。また第１のカウンタ回
路３は、カウント値が最大カウント値に達したときに、
プロセッサ１１に桁上げ信号を出力する。
路１からの第１のスタートアドレスを初期値とし、第２
のラッチ回路２からの第１のストップアドレスを最大カ
ウント値として、第２のカウンタ回路６から桁上げ信号
が供給される度に１ずつアップカウントして、カウント
値を第１の記憶回路４および第２の記憶回路５に読み出
しアドレスとして順次出力する。また第１のカウンタ回
路３は、カウント値が最大カウント値に達したときに、
プロセッサ１１に桁上げ信号を出力する。
【００１８】第１の記憶回路４は、ＲＡＭにより構成さ
れ、かつ多数の第２のスタートアドレスを記憶してお
り、第１のカウンタ回路３からのカウント値に等しいア
ドレスに格納されている第２のスタートアドレスを第２
のカウンタ回路６に出力する。
れ、かつ多数の第２のスタートアドレスを記憶してお
り、第１のカウンタ回路３からのカウント値に等しいア
ドレスに格納されている第２のスタートアドレスを第２
のカウンタ回路６に出力する。
【００１９】第２の記憶回路５は、ＲＡＭにより構成さ
れ、かつ多数の第２のストップアドレスを記憶してお
り、第１のカウンタ回路３からのカウント値に等しいア
ドレスに格納されている第２のストップアドレスを第２
のカウンタ回路６に出力する。
れ、かつ多数の第２のストップアドレスを記憶してお
り、第１のカウンタ回路３からのカウント値に等しいア
ドレスに格納されている第２のストップアドレスを第２
のカウンタ回路６に出力する。
【００２０】第２のカウンタ回路６は、第１の記憶回路
４からの第２のスタートアドレスを初期値とし、第２の
記憶回路５からの第２のストップアドレスを最大カウン
ト値として、所定周期のクロック信号が供給される度に
１ずつアップカウントし、カウント値をメモリ１２に読
み出しアドレスとして順次出力する。また第２のカウン
タ回路６は、カウント値が最大カウント値に達したとき
に、第１のカウンタ回路３に桁上げ信号を出力する。
４からの第２のスタートアドレスを初期値とし、第２の
記憶回路５からの第２のストップアドレスを最大カウン
ト値として、所定周期のクロック信号が供給される度に
１ずつアップカウントし、カウント値をメモリ１２に読
み出しアドレスとして順次出力する。また第２のカウン
タ回路６は、カウント値が最大カウント値に達したとき
に、第１のカウンタ回路３に桁上げ信号を出力する。
【００２１】プロセッサ１１は、マイクロコンピュータ
により構成されており、検査装置の全体を制御する。
により構成されており、検査装置の全体を制御する。
【００２２】メモリ１２は、ＲＡＭにより構成されてお
り、第２のカウンタ回路６から読み出しアドレスが供給
されることにより、そのアドレスに格納されているデー
タを波形処理回路１３に出力する。
り、第２のカウンタ回路６から読み出しアドレスが供給
されることにより、そのアドレスに格納されているデー
タを波形処理回路１３に出力する。
【００２３】波形処理回路１３は、メモリ１２からのデ
ータに波形整形などの処理を施して端子１４に出力す
る。
ータに波形整形などの処理を施して端子１４に出力す
る。
【００２４】次に動作を説明する。プロセッサ１１によ
り第１のラッチ回路１に第１のスタートアドレスが供給
され、かつ第２のラッチ回路２に第１のストップアドレ
スが供給されると、第１のラッチ回路１が第１のスター
トアドレスを保持するとともに、その第１のスタートア
ドレスを初期値として第１のカウンタ回路３に出力し、
かつ第２のラッチ回路２が第１のストップアドレスを保
持するとともに、その第１のストップアドレスを最大カ
ウント値として第１のカウンタ回路３に出力する。これ
により第１のカウンタ回路３が、カウント値である初期
値すなわち第１のスタートアドレスを読み出しアドレス
として第１の記憶回路４および第２の記憶回路５に出力
する。
り第１のラッチ回路１に第１のスタートアドレスが供給
され、かつ第２のラッチ回路２に第１のストップアドレ
スが供給されると、第１のラッチ回路１が第１のスター
トアドレスを保持するとともに、その第１のスタートア
ドレスを初期値として第１のカウンタ回路３に出力し、
かつ第２のラッチ回路２が第１のストップアドレスを保
持するとともに、その第１のストップアドレスを最大カ
ウント値として第１のカウンタ回路３に出力する。これ
により第１のカウンタ回路３が、カウント値である初期
値すなわち第１のスタートアドレスを読み出しアドレス
として第１の記憶回路４および第２の記憶回路５に出力
する。
【００２５】これにより第１の記憶回路４が、第１のカ
ウンタ回路３のカウント値に等しいアドレスに格納され
ているデータすなわち第２のスタートアドレスを、初期
値として第２のカウンタ回路６に出力する。また第２の
記憶回路５が、第１のカウンタ回路３のカウント値に等
しいアドレスに格納されているデータすなわち第２のス
トップアドレスを、最大カウント値として第２のカウン
タ回路６に出力する。これにより第２のカウンタ回路６
が、クロック信号の立上がりに同期して、カウント値で
ある初期値すなわち第２のスタートアドレスを読み出し
アドレスとしてメモリ１２に出力する。
ウンタ回路３のカウント値に等しいアドレスに格納され
ているデータすなわち第２のスタートアドレスを、初期
値として第２のカウンタ回路６に出力する。また第２の
記憶回路５が、第１のカウンタ回路３のカウント値に等
しいアドレスに格納されているデータすなわち第２のス
トップアドレスを、最大カウント値として第２のカウン
タ回路６に出力する。これにより第２のカウンタ回路６
が、クロック信号の立上がりに同期して、カウント値で
ある初期値すなわち第２のスタートアドレスを読み出し
アドレスとしてメモリ１２に出力する。
【００２６】これによりメモリ１２が、第２のカウンタ
回路６のカウント値に等しいアドレスに格納されている
データを波形処理回路１３に出力する。このデータは、
波形処理回路１３により波形整形などの処理を施され、
端子１４を介して検査装置の所定回路に供給される。
回路６のカウント値に等しいアドレスに格納されている
データを波形処理回路１３に出力する。このデータは、
波形処理回路１３により波形整形などの処理を施され、
端子１４を介して検査装置の所定回路に供給される。
【００２７】第２のカウンタ回路６に入力されているク
ロック信号の次の立上がりで、カウント値すなわちメモ
リ１２の読み出しアドレスが１だけ増加し、メモリ１２
から出力されるデータの内容が更新される。
ロック信号の次の立上がりで、カウント値すなわちメモ
リ１２の読み出しアドレスが１だけ増加し、メモリ１２
から出力されるデータの内容が更新される。
【００２８】以下同様に、クロック信号に同期してメモ
リ１２から出力されるデータの内容が順次更新され、第
２のカウンタ回路６のカウント値が最大カウント値であ
る第２の記憶回路５からの第２のストップアドレスに達
すると、第２のカウンタ回路６から第１のカウンタ回路
３に桁上げ信号が供給される。
リ１２から出力されるデータの内容が順次更新され、第
２のカウンタ回路６のカウント値が最大カウント値であ
る第２の記憶回路５からの第２のストップアドレスに達
すると、第２のカウンタ回路６から第１のカウンタ回路
３に桁上げ信号が供給される。
【００２９】これにより第１のカウンタ回路３のカウン
ト値すなわち第１の記憶回路４および第２の記憶回路５
の読み出しアドレスが１だけ増加し、第１の記憶回路４
から出力されるデータすなわち第２のスタートアドレス
と、第２の記憶回路５から出力されるデータすなわち第
２のストップアドレスとが更新される。そして、更新さ
れた第２のスタートアドレスおよび第２のストップアド
レスに基づいて、第２のカウンタ回路６が上記と同様に
動作し、メモリ１２からデータが順次読み出される。
ト値すなわち第１の記憶回路４および第２の記憶回路５
の読み出しアドレスが１だけ増加し、第１の記憶回路４
から出力されるデータすなわち第２のスタートアドレス
と、第２の記憶回路５から出力されるデータすなわち第
２のストップアドレスとが更新される。そして、更新さ
れた第２のスタートアドレスおよび第２のストップアド
レスに基づいて、第２のカウンタ回路６が上記と同様に
動作し、メモリ１２からデータが順次読み出される。
【００３０】以下同様に、第１の記憶回路４から出力さ
れる第２のスタートアドレスと第２の記憶回路５から出
力される第２のストップアドレスとが順次更新され、第
１のカウンタ回路３のカウント値が最大カウント値であ
る第２のラッチ回路２からの第１のストップアドレスに
達すると、第１のカウンタ回路３からプロセッサ１１に
桁上げ信号が出力され、プロセッサ１１により第１のラ
ッチ回路１に次の第１のスタートアドレスが供給され、
かつ第２のラッチ回路２に次の第１のストップアドレス
が供給される。
れる第２のスタートアドレスと第２の記憶回路５から出
力される第２のストップアドレスとが順次更新され、第
１のカウンタ回路３のカウント値が最大カウント値であ
る第２のラッチ回路２からの第１のストップアドレスに
達すると、第１のカウンタ回路３からプロセッサ１１に
桁上げ信号が出力され、プロセッサ１１により第１のラ
ッチ回路１に次の第１のスタートアドレスが供給され、
かつ第２のラッチ回路２に次の第１のストップアドレス
が供給される。
【００３１】このような動作が繰り返されることによ
り、メモリ１２から波形処理回路１３および端子１４を
介して、ＬＳＩの検査に必要な所望のビットパターンが
出力される。
り、メモリ１２から波形処理回路１３および端子１４を
介して、ＬＳＩの検査に必要な所望のビットパターンが
出力される。
【００３２】このように、メモリ１２の読み出しアドレ
スの発生に必要なスタートアドレスとストップアドレス
とを２段階の階層構造にし、プロセッサ１１により上位
階層である第１のスタートアドレスと第１のストップア
ドレスとを設定するので、プロセッサ１１の負荷を良好
に軽減させることができる。
スの発生に必要なスタートアドレスとストップアドレス
とを２段階の階層構造にし、プロセッサ１１により上位
階層である第１のスタートアドレスと第１のストップア
ドレスとを設定するので、プロセッサ１１の負荷を良好
に軽減させることができる。
【００３３】なお上記実施形態においては、第２のカウ
ンタ回路６からの桁上げ信号を第１のカウンタ回路３に
フィードバックしたが、桁上げ信号を用いずに、第１の
カウンタ回路３と第２のカウンタ回路６とを互いに異な
る周波数のクロック信号により動作させてもよい。この
場合、第２のスタートアドレスから第２のストップアド
レスまでのアドレス数が常に所定の定数になるように、
第１の記憶回路４および第２の記憶回路５の記憶データ
を設定する必要がある。
ンタ回路６からの桁上げ信号を第１のカウンタ回路３に
フィードバックしたが、桁上げ信号を用いずに、第１の
カウンタ回路３と第２のカウンタ回路６とを互いに異な
る周波数のクロック信号により動作させてもよい。この
場合、第２のスタートアドレスから第２のストップアド
レスまでのアドレス数が常に所定の定数になるように、
第１の記憶回路４および第２の記憶回路５の記憶データ
を設定する必要がある。
【００３４】また上記実施形態においては、第１のカウ
ンタ回路３および第２のカウンタ回路６としてアップカ
ウンタを用いたが、ダウンカウンタを用いることも可能
である。この場合、第２のラッチ回路２には第１のカウ
ンタ回路３の最小カウント値が第１のストップアドレス
として保持され、第２の記憶回路５には第２のカウンタ
回路６の最小カウント値が第２のストップアドレスとし
て格納されることになる。
ンタ回路３および第２のカウンタ回路６としてアップカ
ウンタを用いたが、ダウンカウンタを用いることも可能
である。この場合、第２のラッチ回路２には第１のカウ
ンタ回路３の最小カウント値が第１のストップアドレス
として保持され、第２の記憶回路５には第２のカウンタ
回路６の最小カウント値が第２のストップアドレスとし
て格納されることになる。
【図１】本願発明に係るアドレス発生回路の回路ブロッ
ク図である。
ク図である。
【図２】従来のアドレス発生回路の回路ブロック図であ
る。
る。
１ 第１のラッチ回路 ２ 第２のラッチ回路 ３ 第１のカウンタ回路 ４ 第１の記憶回路 ５ 第２の記憶回路 ６ 第２のカウンタ回路 １１ プロセッサ １２ メモリ
Claims (1)
- 【請求項１】 メモリからデータを読み出すためのアド
レスを生成するアドレス発生回路であって、 外部からの第１のスタートアドレスをラッチする第１の
ラッチ回路と、 外部からの第１のストップアドレスをラッチする第２の
ラッチ回路と、 前記第１のラッチ回路にラッチされた第１のスタートア
ドレスの値から前記第２のラッチ回路にラッチされた第
１のストップアドレスの値までをカウントして、そのカ
ウント値を順次出力する第１のカウンタ回路と、 複数の第２のスタートアドレスを記憶しており、前記第
１のカウンタ回路のカウント値に等しいアドレスに格納
されている第２のスタートアドレスを出力する第１の記
憶回路と、 複数の第２のストップアドレスを記憶しており、前記第
１のカウンタ回路のカウント値に等しいアドレスに格納
されている第２のストップアドレスを出力する第２の記
憶回路と、 前記第１の記憶回路から出力された第２のスタートアド
レスの値から前記第２の記憶回路から出力された第２の
ストップアドレスの値までを、所定の周期でカウントし
て、そのカウント値を前記メモリの読み出しアドレスと
して順次出力する第２のカウンタ回路とを備えたことを
特徴とする、アドレス発生回路。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03561398A JP3718046B2 (ja) | 1998-02-18 | 1998-02-18 | アドレス発生回路 |
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| JP3718046B2 JP3718046B2 (ja) | 2005-11-16 |
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ID=12446705
Family Applications (1)
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| JP03561398A Expired - Fee Related JP3718046B2 (ja) | 1998-02-18 | 1998-02-18 | アドレス発生回路 |
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