JP3463543B2 - データ圧縮用アドレス発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不良解析メモリに
格納されているデータを、任意の圧縮率で高速にＣＰＵ
に取り込むデータ圧縮用アドレス発生回路に関する。

【０００２】

【従来の技術】近時、メモリデバイスの大容量化にとも
ない、メモリテスタの不良解析機能の多機能化および高
速化が要求されている。この要求に対応するためのハー
ドウエアとして、不良解析メモリに格納されているデー
タを、任意の圧縮率で高速にＣＰＵに取り込むデータ圧
縮用アドレス発生回路が用いられている。

【０００３】従来、この種のデータ圧縮用アドレス発生
回路としては、例えば、図３に示す回路構成によりイン
クリメントアドレスを発生させて、不良解析メモリに格
納されているデータをＣＰＵに取り込むための処理時間
を短縮する目的として用いられているものがある。

【０００４】この図３に示すデータ圧縮用のアドレス発
生回路１において、比較器１Ａは、外部から入力端子Ａ
に入力されるエンドアドレスデータａと、アップカウン
タ４Ａから発生された入力端子Ｂに入力されたアドレス
データｌとを比較し、アドレスデータｌがエンドアドレ
スデータａ以上の場合にアドレスエンド信号ｋを出力す
る。

【０００５】また、セレクタ２Ａは、外部入力されるス
タートアドレスデータｂと加算器６Ａにより演算されて
入力された加算データとを、外部入力されるアドレスロ
ードセル信号ｃにより択一的に選択してフリップフロッ
プ３Ａに出力する。フリップフロップ３Ａは、その入力
された選択データを、ＡＮＤゲート５Ａに外部入力され
るアドレスロードイネーブル信号ｄとクロック信号Ａｅ
との論理積で生成されるクロック信号のタイミングによ
り保持する。このフリップフロップ３Ａに保持される選
択データは、アップカウンタ４Ａの入力データとなり、
アップカウンタ４Ａでその入力データをインクリメント
してアドレスデータｌを出力する。

【０００６】さらに、加算器６Ａは、外部入力されるア
ドレス圧縮率データｈと、フリップフロップ３Ａから出
力されるデータとを加算し、その加算データをセレクタ
２Ａに出力る。ダウンカウンタ７Ａは、外部入力される
アドレス圧縮率データｈを入力データとし、その出力デ
ータが“１”のときアドレスキャリー信号ｍを出力す
る。アップカウンタ４Ａ、及びダウンカウンタ７Ａは、
共にフリップフロップ１０Ａを介して入力されるアドレ
スロード信号ｉ、及びフリップフロップ１１Ａを介して
入力されるクロックイネーブル信号ｊにより、その各カ
ウント動作が制御されている。

【０００７】すなわち、この図３に示したアドレス発生
回路１は、不良解析メモリ内が二次元座標系（Ｘ座標，
Ｙ座標）に基づくアドレスで指定可能なメモリ領域で構
成されているとして、そのＸ座標をＸアドレスとして指
定し、そのＹ座標をＹアドレスとして、不良解析メモリ
にアクセスするための指定アドレスデータを発生させる
回路であり、Ｘアドレス指定用とＹアドレス指定用と
で、同一回路構成のデータ圧縮用アドレス発生回路が２
回路分必要である。

【０００８】次に、この図３に示したアドレス発生回路
１の動作を図４を用いて説明する。通常、データ圧縮用
のＸアドレス発生回路、及びＹアドレス発生回路から
は、図４に示すように不良解析メモリ内のメモリ領域
が、Ｘアドレス圧縮率ａ、Ｙアドレス圧縮率ｂに区切ら
れたブロック（このブロックのデータが圧縮され、１ビ
ットの圧縮データとなる。以下、アドレス圧縮ブロック
という）内に対するアドレス発生動作を行う。図４に示
すアドレス圧縮ブロック内において、データ圧縮用のＸ
アドレス発生回路、及びＹアドレス発生回路から発生さ
れるアドレスデータは、ＸスタートアドレスＸＢ、Ｙス
タートアドレスＹＢをスタートアドレスとし、Ｘアドレ
ス圧縮率ａ、Ｙアドレス圧縮率ｂとしてＸ側にインクリ
メントするアドレスを発生させている。

【０００９】すなわち、図３に示したデータ圧縮用のア
ドレス発生回路１では、図４に示すアドレス圧縮ブロッ
ク内において、Ｘスタートアドレスの発生動作として
は、図中に→→・・・で示す順に行われるととも
に、アドレス圧縮率ａ、ｂでインクリメントするアドレ
ス数が設定されている。

【００１０】

【発明が解決しようとする課題】このような従来の図３
に示したデータ圧縮用のアドレス発生回路１では、スタ
ートアドレスが、必ずアドレス圧縮ブロック内の先頭ア
ドレスとして発生されるため、アドレス圧縮ブロック内
の任意のポイントからスタートアドレス発生を実行した
場合、図４に示すように、本来のアドレス圧縮ブロック
に沿ったスタートアドレスを発生させることができない
という問題があった。

【００１１】すなわち、その任意のポイントから発生し
たスタートアドレスから、アドレス圧縮率を変更せずに
アドレス数をインクリメントさせていたため、図４に示
すように、例えば、位置にセットされたＸスタートア
ドレスＸＢ、ＹスタートアドレスＹＢから、同一のＸア
ドレス圧縮率ａで位置にアドレスをインクリメントさ
せると、そのアクセス位置が次のアドレス圧縮ブロック
内に移動してしまい、その不良解析メモリ内をアドレス
圧縮ブロックで区分してアドレスを圧縮指定する動作が
正常に行えなくなってしまう。

【００１２】また、図３に示したデータ圧縮用のアドレ
ス発生回路１では、スタートアドレスを保持するフリッ
プフロップ３Ａとアップカウンタ４Ａとがパイプライン
接続の関係にあるため、単一のクロック信号により動作
させることができないという問題もあった。

【００１３】すなわち、図３において、フリップフロッ
プ３ａの保持動作のタイミングを設定するためのクロッ
クはクロック信号Ａｅであり、アップカウンタ４Ａのカ
ウント動作のタイミングを設定するためのクロックはク
ロック信号Ｂｇであり、２種類のクロック信号を用意す
る必要があり、回路構成上の負担となっていた。

【００１４】本発明は、上記問題に鑑みてなされたもの
であり、ＣＰＵがアドレス圧縮ブロックエンドまでの圧
縮率を、スタートアドレスの位置とアドレス圧縮率から
演算することにより、不良解析メモリ内のどのアドレス
からでもアドレス圧縮ブロックに沿ったアドレス発生を
行うことができるデータ圧縮用アドレス発生回路を提供
することを目的とする。

【００１５】

【課題を解決するための手段】請求項１記載の発明は、
アドレス圧縮率信号とロードデータとを加算する加算器
と、この加算器から出力される加算データとスタートア
ドレスデータとを択一的に選択するセレクタと、このセ
レクタにより選択された選択データを保持するレジスタ
と、このレジスタにより保持された保持データをロード
データとしてインクリメントアドレスを発生するアップ
カウンタと、前記アドレス圧縮率信号をロードデータと
してアドレスキャリー信号を発生するダウンカウンタ
と、エンドアドレスと前記アップカウンタから出力され
るアドレスとを比較して、最終アドレスを検出する比較
器と、から構成され、メモリに格納されている全データ
を、任意の圧縮率で転送するように当該メモリ内のアド
レスを圧縮して発生するデータ圧縮用アドレス発生回路
において、任意のアドレス圧縮率を選択するアドレス圧
縮率セレクタを更に設け、このアドレス圧縮率セレクタ
によりアドレス圧縮率を選択して、前記スタートアドレ
スを任意に設定することにより、前記メモリ内の任意の
アドレスからデータの圧縮転送をスタートさせることを
可能にしたことにより、上記目的を達成している。

【００１６】したがって、この請求項１記載の発明のデ
ータ圧縮用アドレス発生回路によれば、大容量のメモリ
デバイスの不良解析を行う時に、任意のアドレスからデ
ータ解析が実行でき、その不良解析を実行するアプリケ
ーションソフトウェアに対する負担を軽減することがで
きる。

【００１７】この場合、上記目的は、例えば、請求項２
に記載するように、請求項１記載のデータ圧縮用アドレ
ス発生回路において、前記アドレス圧縮率セレクタによ
り選択されるアドレス圧縮率は、前記任意に設定された
スタートアドレスと予め設定された前記アドレス圧縮率
とから算出することにより、アドレス圧縮率の算出を容
易に行うことができる。

【００１８】また、請求項３に記載する発明のように、
請求項１あるいは２記載のデータ圧縮用アドレス発生回
路において、前記インクリメントアドレスを発生するア
ップカウンタの入力段に、前記セレクタにより選択され
た選択データと、前記レジスタにより保持された保持デ
ータとを、所定の同期信号により択一的に選択して当該
アップカウンタにロードするロードデータセレクタを更
に設けることにより、単一のクロック信号により各動作
タイミングを制御可能な回路構成とすることができ、回
路構成上の負担を軽減することができる。

【００１９】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。

【００２０】図１〜図２は、本発明を適用したデータ圧
縮用のアドレス発生回路の一実施の形態を示す図であ
る。このアドレス発生回路は、不良解析メモリに格納さ
れているデータを、任意の圧縮率で高速にＣＰＵに取り
込むデータ圧縮用アドレスを発生させるために利用され
る。

【００２１】まず、構成を説明する。

【００２２】図１は、本実施の形態におけるアドレス発
生回路１００の回路構成を示す図である。この図１にお
いて、アドレス発生回路１００は、比較器１Ｂ、セレク
タ２Ｂ、４Ｂ、７Ｂ、フリップフロップ（レジスタ）３
Ｂ、アップカウンタ５Ｂ、ＡＮＤゲート６Ｂ、加算器８
Ｂ、ダウンカウンタ９Ｂ、ＮＯＲゲート１０Ｂ、インバ
ータ１１Ｂ、及びＳ／Ｒフリップフロップ１２Ｂにより
構成されている。

【００２３】比較器１Ｂは、外部のシステム制御回路
（図示せず）から入力端子Ａに入力されるエンドアドレ
スデータａと、アップカウンタ５Ｂから入力端子Ｂに入
力されるアドレスデータｌとを比較し、アドレスデータ
ｌがエンドアドレスデータａ以上である場合に、アドレ
スエンド信号ｋを出力段に接続されるアドレス発生制御
回路（図示せず）に出力する。

【００２４】セレクタ２Ｂは、外部のアドレス発生制御
回路から入力されるスタートアドレス信号ｂと、加算器
８Ｂから入力される加算データと、を外部のアドレス発
生制御回路から入力されるアドレスロードセル信号ｃに
より択一的に選択し、その選択データをフリップフロッ
プ３Ｂとセレクタ４Ｂに出力する。

【００２５】フリップフロップ３Ｂは、セレクタ２Ｂか
ら入力される選択データを、ＡＮＤゲート６Ｂから入力
されるタイミング信号により保持し、その保持した選択
データをセレクタ４Ｂと加算器８Ｂに出力する。

【００２６】セレクタ４Ｂは、セレクタ２Ｂから入力さ
れる選択データと、フリップフロップ３Ｂから入力され
る保持された選択データとを外部のアドレス発生制御回
路から入力されるアドレスロードイネーブル信号ｄによ
り択一的に選択し、その選択データをアップカウンタ５
Ｂに出力する。

【００２７】アップカウンタ５Ｂは、セレクタ４Ｂから
入力される選択データを入力データとし、その入力デー
タをインクリメントしてアドレスデータｌを出力段に接
続される不良解析メモリに出力する。すなわち、アップ
カウンタ５Ｂにセレクタ４Ｂから入力される選択データ
は、セレクタ２Ｂにより選択されるスタートアドレス信
号ｂか、アップカウンタ５Ｂに前回入力された入力デー
タにアドレス圧縮率信号１ｇあるいはアドレス圧縮率２
ｈを加算したものである。このアップカウンタ５Ｂにお
けるアドレスのインクリメント動作は、外部のアドレス
発生制御回路から入力されるアドレスロード信号ｅ、及
びクロックイネーブル信号ｆにより制御される。

【００２８】ＡＮＤゲート６Ｂは、外部のアドレス発生
制御回路から入力されるアドレスロードイネーブル信号
ｄと、システム制御回路から入力されるクロック信号ｉ
との論理積によりフリップフロップ３Ｂの保持タイミン
グを制御するタイミング信号を生成し、そのタイミング
信号をフリップフロップ３Ｂに出力する。

【００２９】セレクタ７Ｂは、外部のアドレス発生制御
回路から算出されて入力されるアドレス圧縮率信号１ｇ
とアドレス圧縮率信号２ｈとを、Ｓ／Ｒフリップフロッ
プ１２Ｂから入力される制御信号に応じて択一的に選択
し、その選択したアドレス圧縮率信号１ｇあるいはアド
レス圧縮率信号２ｈを加算器８Ｂとダウンカウンタ９Ｂ
に出力する。

【００３０】加算器８Ｂは、セレクタ７Ｂから選択され
て入力されるアドレス圧縮率信号１ｇあるいはアドレス
圧縮率信号２ｈと、フリップフロップ３Ｂから入力され
る選択データ（スタートアドレス）とを加算し、その加
算データをセレクタ２Ｂに出力する。

【００３１】ダウンカウンタ９Ｂは、セレクタ７Ｂによ
り選択されて入力されるアドレス圧縮率信号１ｇあるい
はアドレス圧縮信号２ｈを入力データとし、その出力デ
ータが“１”か否かをＮＯＲゲート１０Ｂとインバータ
１１Ｂにより判別し、その出力データが“１”とのと
き、アドレスキャリー信号ｍを外部のアドレス発生制御
回路に出力するとともに、Ｓ／Ｒフリップフロップ１２
Ｂにも出力する。このダウンカウンタ９Ｂにおける動作
は、上記アップカウンタ５Ｂと同様に、外部のアドレス
発生制御回路から入力されるアドレスロード信号ｅ、及
びクロックイネーブル信号ｆにより制御されている。

【００３２】Ｓ／Ｒフリップフロップ１２Ｂは、システ
ム内の動作タイミングを制御するクロック信号ｉとリセ
ット信号ｊにより、ダウンカウンタ９Ｂから入力される
アドレスキャリー信号ｍを保持し、その保持したアドレ
スキャリー信号ｍに基づいてセレクタ７Ｂの選択動作を
制御する制御信号を生成し、その制御信号をセレクタ７
Ｂに出力する。

【００３３】次に、本実施の形態の図１に示したアドレ
ス発生回路１００の動作について図２のアドレス発生動
作を示す図を参照して説明する。

【００３４】なお、図１に示したアドレス発生回路１０
０は、不良解析メモリ内のＸアドレスとＹアドレスとを
指定するため、Ｘアドレス発生用、Ｙアドレス発生用に
２回路分が用意されるものとする。

【００３５】Ｘアドレス発生用、Ｙアドレス発生用の各
アドレス発生回路１００における各アドレス発生動作
は、外部の図示しないシステム制御回路、及びアドレス
発生制御回路から入力される各種制御信号により制御さ
れ、そのシステム制御回路から入力される制御信号は、
図１に示したエンドアドレス信号ａ、クロック信号ｉ、
及びリセット信号ｊであり、そのアドレス発生制御回路
から入力される制御信号は、図１に示したスタートアド
レス信号ｂ、アドレスロードセル信号ｃ、アドレスロー
ドイネーブル信号ｄ、アドレスロード信号ｅ、クロック
イネーブル信号ｆ、アドレス圧縮率信号１ｇ、２ｈであ
る。

【００３６】アドレス発生制御回路は、図２に示す不良
解析メモリ内のメモリ領域を区分するアドレス圧縮ブロ
ック内において設定するＸスタートアドレスＸＢとＸア
ドレス圧縮率ａからＸアドレス圧縮率ａ’を算出し、ま
た、同一のアドレス圧縮ブロック内において設定するＹ
スタートアドレスＹＢとＹアドレス圧縮率ｂからＹアド
レス圧縮率ｂ’を算出し、この算出したＸアドレス圧縮
率ａ’とＹアドレス圧縮率ｂ’とをアドレス圧縮率１ｇ
として図１のアドレス発生回路１００内のセレクタ７Ｂ
にセットする。

【００３７】また、アドレス発生制御回路は、図２のア
ドレス圧縮ブロック内に示すＸアドレス圧縮率ａとＹア
ドレス圧縮率ｂとをアドレス圧縮率２ｈとして図１のア
ドレス発生回路１００内のセレクタ７Ｂにセットする。

【００３８】図２に示す不良解析メモリ内のアドレス圧
縮ブロックにおいて、に示す位置からＸアドレスのア
ップカウントを開始させる場合、まず、アドレス発生制
御回路は、その位置のスタートアドレスＸＢ、ＹＢを
スタートアドレス信号ｂとして、Ｘアドレス発生用、Ｙ
アドレス発生用の各アドレス発生回路１００に出力す
る。すなわち、図１のアドレス発生回路１００内のセレ
クタ２Ｂでは、アドレス発生制御回路からスタートアド
レス信号ｂとしてスタートアドレスＸＢ、あるいはスタ
ートアドレスＹＢが入力されると、そのスタートアドレ
スＸＢ、ＹＢが選択されて、フリップフロップ３Ｂとセ
レクタ４Ｂに出力される。

【００３９】フリップフロップ３Ｂでは、セレクタ２Ｂ
から選択されて入力されたスタートアドレスＸＢ、ＹＢ
が、アドレス発生制御回路から入力されるアドレスロー
ドイネーブル信号ｄの信号状態（“Ｈｉ”か“Ｌｏ”
か）により保持された後、セレクタ４Ｂと加算器８Ｂに
出力される。セレクタ４Ｂでは、セレクタ２Ｂから入力
されたスタートアドレスＸＢ、ＹＢ、及びフリップフロ
ップ３Ｂから入力されたスタートアドレスＸＢ、ＹＢの
うち、セレクタ２Ｂから入力されたスタートアドレスＸ
Ｂ、ＹＢが選択されて、アップカウンタ５Ｂの入力デー
タとしてアップカウンタ５Ｂに出力される。

【００４０】アップカウンタ５Ｂでは、アドレス発生制
御回路から入力されるアドレスロード信号ｅ、及びクロ
ックイネーブル信号ｆの各信号状態（“Ｈｉ”か“Ｌ
ｏ”か）によりそのインクリメント動作が制御されて、
セレクタ４Ｂから入力データとして入力されたスタート
アドレスＸＢ、ＹＢがアドレスデータｌとして出力段に
接続された不良解析メモリに出力されるとともに、比較
器１Ｂにも出力される。図２に示す不良解析メモリ内の
アドレス圧縮ブロック内では、アップカウンタ５Ｂから
入力されたスタートアドレスＸＢ、ＹＢにより、そのア
ドレス圧縮メモリ内からＣＰＵ（図示せず）にデータ転
送を開始するスタートアドレスとしてで示す位置が特
定される。

【００４１】このとき、Ｘアドレス発生用のアドレス発
生回路１００内のセレクタ７Ｂには、アドレス発生制御
回路により算出されたＸアドレス圧縮率ａ’がアドレス
圧縮率１ｇとして入力されて選択されているが、この選
択状態は、ダウンカウンタ９Ｂからアドレスキャリー信
号ｍが出力されて、Ｓ／Ｒフリップフロップ１２Ｂから
制御信号が入力されるまで維持される。このため、セレ
クタ７Ｂからダウンカウンタ９Ｂには、Ｘアドレス圧縮
率ａ’が入力データとして入力されている。つまり、図
２のの位置では、図１のアップカウンタ５Ｂには図２
のスタートアドレスＸＢがロードされ、図１のダウンカ
ウンタ９Ｂには、図２のアドレス圧縮率ａ’がロードさ
れる。

【００４２】また、セレクタ７Ｂで選択されたアドレス
圧縮率ａ’は、加算器８Ｂにも入力され、加算器８Ｂで
は、先にフリップフロップ３Ｂから入力されたスタート
アドレスＸＢにアドレス圧縮率ａ’が加算され、その加
算データがセレクタ２Ｂに出力される。セレクタ２Ｂで
は、加算器８Ｂから加算データが入力されると、アドレ
スロードセル信号ｃの信号状態（“Ｈｉ”か“Ｌｏ”
か）によりスタートアドレス信号ｂ（スタートアドレス
ＸＢ）の選択状態から加算データの選択状態に移行し
て、その選択された加算データがフリップフロップ３Ｂ
とセレクタ４Ｂに出力される。

【００４３】フリップフロップ３Ｂでは、セレクタ２Ｂ
から選択入力された加算データが、アドレス発生制御回
路から入力されるアドレスロードイネーブル信号ｄの信
号状態（“Ｈｉ”か“Ｌｏ”か）により保持された後、
セレクタ４Ｂと加算器８Ｂに出力される。セレクタ４Ｂ
では、セレクタ２Ｂから入力された加算データ、及びフ
リップフロップ３Ｂから入力された加算データのうち、
フリップフロップ３Ｂから入力された加算データが選択
されて、アップカウンタ５Ｂの入力データとしてアップ
カウンタ５Ｂに出力される。

【００４４】アップカウンタ５Ｂでは、上記と同様にそ
のインクリメント動作が制御されて、セレクタ４Ｂから
入力データとして入力された加算データがアドレスデー
タｌとして出力段に接続された不良解析メモリに出力さ
れるとともに、比較器１Ｂにも出力される。

【００４５】したがって、アドレス発生制御回路から入
力されるスタートアドレスＸＢが、Ｘアドレス発生用の
アドレス発生回路１００内のアップカウンタ５Ｂにまず
入力データとしてロードされると、そのスタートアドレ
スＸＢが不良解析メモリに出力されて、図２中のの位
置からアドレスのアップカウントが開始される。そし
て、アドレス発生制御回路から入力されるアドレス圧縮
率ａ’が、Ｘアドレス発生用、のアドレス発生回路１０
０内のアップカウンタ５Ｂに次いで入力データとしてロ
ードされると、の位置のスタートアドレスＸＢ、ＹＢ
から、まずＸ方向にそのＸアドレス圧縮率ａ’分のイン
クリメントされたアドレスデータｌが不良解析メモリに
出力されて、図２中のの位置からの位置までＸアド
レスがインクリメントされる。

【００４６】図２のの位置までＸアドレスがインクリ
メントされると、図１のダウンカウンタ９Ｂでは、セレ
クタ７Ｂの選択動作によりアドレス圧縮信号１ｇとして
入力されているアドレス圧縮率ａ’がロードされている
が、その出力端子から出力されている出力データが
“１”か否かがＮＯＲゲート１０Ｂとインバータ１１Ｂ
により判別されて、出力データが“１”であれば、Ｘア
ドレスキャリー信号ｍがアドレス発生制御回路に出力さ
れるとともに、Ｓ／Ｒフリップフロップ１２Ｂにも出力
される。すなわち、ダウンカウンタ９Ｂでは、アドレス
圧縮率信号１ｇに応じたアドレス数がダウンカウントさ
れることになる。

【００４７】Ｓ／Ｒフリップフロップ１２Ｂでは、ダウ
ンカウンタ９Ｂからアドレスキャリー信号ｍが入力され
ると、セレクタ７Ｂの選択動作を制御する制御信号が生
成されてセレクタ７Ｂに出力される。セレクタ７Ｂで
は、Ｓ／Ｒフリップフロップ１２Ｂから入力される制御
信号により、アドレス発生制御回路からアドレス圧縮率
信号１ｇとして入力されているＸアドレス圧縮率ａ’の
選択状態が、アドレス発生制御回路からアドレス圧縮率
信号２ｈとして入力されるＸアドレス圧縮率ａを選択す
る状態に移行される。そして、セレクタ７Ｂの選択状態
がＸアドレス圧縮率ａに移行されることにより、その選
択されたＸアドレス圧縮率ａがダウンカウンタ９Ｂに入
力データとしてロードされる。

【００４８】また、このとき、Ｙアドレス発生用のアド
レス発生回路１００内のアップカウンタ５Ｂとダウンカ
ウンタ９Ｂでは、アドレス発生制御回路からセットされ
た上記スタートアドレスＹＢとＹアドレス圧縮率ｂ’に
よりＹアドレスのインクリメント動作が実行される。

【００４９】続いて、アドレス発生制御回路からＸアド
レス発生用、Ｙアドレス発生用の各アドレス発生回路１
００に対して、図２のの位置へアドレスカウント位置
を移行するため、そのの位置のスタートアドレスＸ
Ａ、ＹＡが算出されてスタートアドレス信号ｂとして入
力されると、そのスタートアドレスＸＡ、ＹＡが選択さ
れて、フリップフロップ３Ｂとセレクタ４Ｂに出力され
る。

【００５０】フリップフロップ３Ｂでは、セレクタ２Ｂ
から選択されて入力されたスタートアドレスＸＡ、ＹＡ
が、アドレス発生制御回路から入力されるアドレスロー
ドイネーブル信号ｄの信号状態（“Ｈｉ”か“Ｌｏ”
か）により保持された後、セレクタ４Ｂと加算器８Ｂに
出力される。セレクタ４Ｂでは、セレクタ２Ｂから入力
されたスタートアドレスＸＡ、ＹＡ、及びフリップフロ
ップ３Ｂから入力されたスタートアドレスＸＡ、ＹＡの
うち、セレクタ２Ｂから入力されたスタートアドレスＸ
Ａ、ＹＡが選択されて、アップカウンタ５Ｂの入力デー
タとしてアップカウンタ５Ｂに出力される。

【００５１】アップカウンタ５Ｂでは、アドレス発生制
御回路から入力されるアドレスロード信号ｅ、及びクロ
ックイネーブル信号ｆの各信号状態（“Ｈｉ”か“Ｌ
ｏ”か）によりそのインクリメント動作が制御されて、
セレクタ４Ｂから入力データとして入力されたスタート
アドレスＸＡ、ＹＡがアドレスデータｌとして出力段に
接続された不良解析メモリに出力されるとともに、比較
器１Ｂにも出力される。したがって、図２に示す不良解
析メモリ内のアドレス圧縮ブロック内では、アップカウ
ンタ５Ｂから入力されたスタートアドレスＸＡ、ＹＡに
より、そのアドレス圧縮メモリ内からＣＰＵ（図示せ
ず）にデータ転送するアドレスが、位置から位置に
移動される。

【００５２】さらに、図２のの位置では、図１のＸア
ドレス発生用のアドレス発生回路１００内のセレクタ７
Ｂには、アドレス発生制御回路により設定されたＸアド
レス圧縮率ａがアドレス圧縮率２ｈとして入力されて選
択されるため、セレクタ７Ｂからダウンカウンタ９Ｂに
は、Ｘアドレス圧縮率ａが入力データとして入力されて
いる。つまり、図２のの位置では、図１のアップカウ
ンタ５Ｂには図２のスタートアドレスＸＡがロードさ
れ、図１のダウンカウンタ９Ｂには、図２のＸアドレス
圧縮率ａがロードされる。

【００５３】また、このとき、Ｙアドレス発生用のアド
レス発生回路１００内のセレクタ７Ｂには、アドレス発
生制御回路により設定されたＹアドレス圧縮率ｂがアド
レス圧縮率２ｈとして入力されて選択されるため、セレ
クタ７Ｂからダウンカウンタ９Ｂには、Ｙアドレス圧縮
率ｂが入力データとして入力されている。つまり、図２
のの位置では、図１のアップカウンタ５Ｂには図２の
スタートアドレスＹＡがロードされ、図１のダウンカウ
ンタ９Ｂには、図２のＹアドレス圧縮率ｂがロードされ
る。

【００５４】以降、同様のアドレス発生回路のアドレス
発生動作を繰返し実行することにより、図２に示すよう
に、の位置からＸアドレス圧縮率ａでＸアドレスがイ
ンクリメントされるとともに、Ｙアドレス圧縮率ｂでＹ
アドレスがインクリメントされながら、図２中に示す不
良解析メモリ内を区分するアドレス圧縮ブロック内で矢
印方向にアドレス圧縮率ａ、ｂでアドレス指定が行われ
て、そのアドレス圧縮率で指定されたアドレスのデータ
がＣＰＵに順次転送される。

【００５５】そして、比較器１Ｂでは、外部のシステム
制御回路（図示せず）から入力端子Ａに入力されるエン
ドアドレスデータａと、アップカウンタ５Ｂから入力端
子Ｂに入力されるアドレスデータｌとが比較され、アド
レスデータｌがエンドアドレスデータａ以上である場合
に、アドレスエンド信号ｋを出力段に接続されるアドレ
ス発生制御回路に出力して、本アドレス発生動作を終了
させる。

【００５６】以上のように、本実施の形態のアドレス発
生回路１００では、図２に示す不良解析メモリ内を区分
するアドレス圧縮ブロック内の先頭アドレスではなく、
任意のアドレスにスタートアドレスが設定されたとして
も、その任意のスタートアドレスとＸアドレス圧縮率ａ
との関係から、アドレス圧縮ブロック内に収まるように
Ｘアドレス圧縮率ａ’が算出され、このＸアドレス圧縮
率ａ’に基づいてＸアドレスのインクリメント動作が行
われるため、その任意のスタートアドレスから開始され
るアドレスのインクリメント動作が、アドレス圧縮ブロ
ックに沿って行われるようになり、不良解析メモリ内で
アドレスを圧縮指定する動作を正常に実行することがで
きる。

【００５７】したがって、大容量のメモリデバイスの不
良解析を行う時に、任意のアドレスからデータ解析が実
行でき、その不良解析を実行するアプリケーションソフ
トウェアに対する負担を軽減することができる。

【００５８】また、上記実施の形態のアドレス発生回路
１００では、インクリメントアドレスを発生するアップ
カウンタ５Ｂの入力段に、セレクタ２Ｂにより選択され
た選択データと、フリップフロップ３Ｂにより保持され
た保持データとを、アドレスロードイネーブル信号ｄに
より択一的に選択して当該アップカウンタ５Ｂにロード
するセレクタ４Ｂを設け、アドレス発生スタート時に、
スタートアドレスｂをフリップフロップ３Ｂに保持する
と同時にセレクタ４Ｂの出力としてアップカウンタ５Ｂ
にロードすることで、単一クロックにてインクリメント
アドレスの発生動作タイミングを制御可能な回路構成と
することができ、回路構成上の負担を軽減することがで
きる。

【００５９】

【発明の効果】請求項１記載の発明のデータ圧縮用アド
レス発生回路によれば、大容量のメモリデバイスの不良
解析を行う時に、任意のアドレスからデータ解析が実行
でき、その不良解析を実行するアプリケーションソフト
ウェアに対する負担を軽減することができる。

【００６０】請求項２記載の発明のデータ圧縮用アドレ
ス発生回路によれば、前記アドレス圧縮率セレクタによ
り選択されるアドレス圧縮率は、前記任意に設定された
スタートアドレスと予め設定された前記アドレス圧縮率
とから算出することにより、アドレス圧縮率の算出を容
易に行うことができる。

【００６１】請求項３記載の発明のデータ圧縮用アドレ
ス発生回路によれば、インクリメントアドレスを発生す
るアップカウンタの入力段に、セレクタにより選択され
た選択データと、レジスタにより保持された保持データ
とを、所定の同期信号により択一的に選択して当該アッ
プカウンタにロードするロードデータセレクタを更に設
けることにより、単一のクロック信号によりインクリメ
ントアドレスの発生動作タイミングを制御可能な回路構
成とすることができ、回路構成上の負担を軽減すること
ができる。

【図面の簡単な説明】

【図１】本発明を適用した一実施の形態におけるデータ
圧縮用のアドレス発生回路１００の回路構成を示すブロ
ック図である。

【図２】図１のデータ圧縮用のアドレス発生回路１００
により不良解析メモリ内で行われるアドレス発生動作の
動作状態を示す図である。

【図３】従来におけるデータ圧縮用のアドレス発生回路
１の回路構成を示すブロック図である。

【図４】図３のデータ圧縮用のアドレス発生回路１によ
り不良解析メモリ内で行われるアドレス発生動作の動作
状態を示す図である。

【符号の説明】

１Ｂ 比較器 ２Ｂ、４Ｂ、７Ｂ セレクタ ３Ｂ フリップフロップ ５Ｂ アップカウンタ ６Ｂ ＡＮＤゲート ８Ｂ 加算器 ９Ｂ ダウンカウンタ １０Ｂ ＮＯＲゲート １１Ｂ インバータ １２Ｂ Ｓ／Ｒフリップフロップ １００ アドレス発生回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 アドレス圧縮率信号とロードデータとを
   加算する加算器と、この加算器から出力される加算デー
   タとスタートアドレスデータとを択一的に選択するセレ
   クタと、このセレクタにより選択された選択データを保
   持するレジスタと、このレジスタにより保持された保持
   データをロードデータとしてインクリメントアドレスを
   発生するアップカウンタと、前記アドレス圧縮率信号を
   ロードデータとしてアドレスキャリー信号を発生するダ
   ウンカウンタと、エンドアドレスと前記アップカウンタ
   から出力されるアドレスとを比較して、最終アドレスを
   検出する比較器と、から構成され、メモリに格納されて
   いる全データを、任意の圧縮率で転送するように当該メ
   モリ内のアドレスを圧縮して発生するデータ圧縮用アド
   レス発生回路において、 任意のアドレス圧縮率を選択するアドレス圧縮率セレク
   タを更に設け、このアドレス圧縮率セレクタによりアド
   レス圧縮率を選択して、前記スタートアドレスを任意に
   設定することにより、前記メモリ内の任意のアドレスか
   らデータの圧縮転送をスタートさせることを可能にした
   ことを特徴とするデータ圧縮用アドレス発生回路。
2. 【請求項２】 前記アドレス圧縮率セレクタにより選択
   されるアドレス圧縮率は、前記任意に設定されたスター
   トアドレスと予め設定された前記アドレス圧縮率とから
   算出するようにしたことを特徴とする請求項１記載のデ
   ータ圧縮用アドレス発生回路。
3. 【請求項３】前記インクリメントアドレスを発生するア
   ップカウンタの入力段に、前記セレクタにより選択され
   た選択データと、前記レジスタにより保持された保持デ
   ータとを、所定の同期信号により択一的に選択して当該
   アップカウンタにロードするロードデータセレクタを更
   に設けたことを特徴とする請求項１あるいは２記載のデ
   ータ圧縮用アドレス発生回路。