JP3091441B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP3091441B2 JP3091441B2 JP10093532A JP9353298A JP3091441B2 JP 3091441 B2 JP3091441 B2 JP 3091441B2 JP 10093532 A JP10093532 A JP 10093532A JP 9353298 A JP9353298 A JP 9353298A JP 3091441 B2 JP3091441 B2 JP 3091441B2
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Description
【０００１】
【発明の属する技術分野】本発明は、データ処理装置に
関し、詳しくは、複数のメモリと複数の演算手段がプロ
セッサ内に存在し、これ等の部分において大量にデータ
をコントロールし、処理するものの改良に関する。
関し、詳しくは、複数のメモリと複数の演算手段がプロ
セッサ内に存在し、これ等の部分において大量にデータ
をコントロールし、処理するものの改良に関する。
【０００２】
【従来の技術】従来、プロセッサの内部には、加減算、
乗算及び除算等の演算装置、並びに、そのプロセッサ専
用の回路としてのハードウェアエンジンが備えられる。
前記ハードウェアエンジンは、例えば米国特許４，７８
２，４５８の「ARCHITECTURE FOR POWER OF TWO COEFIC
IENT FIR FILTER 」に開示されるように、そのプロセッ
サの用途と、その用途が必要とする処理スピードとに対
応して構成された専用の演算回路である。米国特許４，
８８１，１９２の「ONE-DIMENSIONAL LINEAR PICTURE T
RANSFORMER」では、前記ハードウェアエンジンとして、
複数のバスから構成されるネットワークと、複数の演算
装置とを並べ、これ等を組み合わせることにより、特定
の処理を実現した専用回路を提案している。
乗算及び除算等の演算装置、並びに、そのプロセッサ専
用の回路としてのハードウェアエンジンが備えられる。
前記ハードウェアエンジンは、例えば米国特許４，７８
２，４５８の「ARCHITECTURE FOR POWER OF TWO COEFIC
IENT FIR FILTER 」に開示されるように、そのプロセッ
サの用途と、その用途が必要とする処理スピードとに対
応して構成された専用の演算回路である。米国特許４，
８８１，１９２の「ONE-DIMENSIONAL LINEAR PICTURE T
RANSFORMER」では、前記ハードウェアエンジンとして、
複数のバスから構成されるネットワークと、複数の演算
装置とを並べ、これ等を組み合わせることにより、特定
の処理を実現した専用回路を提案している。
【０００３】近年では、ＬＳＩ技術の進歩に伴い、従来
から知られる命令に加えて新しい命令を組み込んたプロ
セッサ、例えば“マルチメディア命令”と呼ばれる新し
い命令を組み込んだインテル社製のプロセッサPentium
II等では、内部に備えられる演算装置は益々高機能化
し、ある程度の処理スピードであれば、ハードウェアエ
ンジンを使わずに、画像処理や音声処理などの種々の処
理を実行可能になってきた。しかし、高速な処理スピー
ドが要求される場合には、やはりハードウェアエンジン
が必要である。
から知られる命令に加えて新しい命令を組み込んたプロ
セッサ、例えば“マルチメディア命令”と呼ばれる新し
い命令を組み込んだインテル社製のプロセッサPentium
II等では、内部に備えられる演算装置は益々高機能化
し、ある程度の処理スピードであれば、ハードウェアエ
ンジンを使わずに、画像処理や音声処理などの種々の処
理を実行可能になってきた。しかし、高速な処理スピー
ドが要求される場合には、やはりハードウェアエンジン
が必要である。
【０００４】ところで、近年では、内部に複数のメモリ
及び複数の演算装置並びにネットワークとを備えたプロ
セッサ、即ち、例えば米国Chromatic Research社のMpac
tや、Philips社のTrimedia等のように“メディアプロセ
ッサ”と呼ばれるプロセッサでは、画像処理及び音声処
理の２処理のように、複数種類の処理（マルチメディア
処理）を高速に実現しようとしている。前記メディアプ
ロセッサにおいては、例えば画像処理及び音声処理の２
処理を行う場合には、これ等処理及び所望の処理スピー
ドに対応したハードウェアエンジンを設ける必要があ
る。
及び複数の演算装置並びにネットワークとを備えたプロ
セッサ、即ち、例えば米国Chromatic Research社のMpac
tや、Philips社のTrimedia等のように“メディアプロセ
ッサ”と呼ばれるプロセッサでは、画像処理及び音声処
理の２処理のように、複数種類の処理（マルチメディア
処理）を高速に実現しようとしている。前記メディアプ
ロセッサにおいては、例えば画像処理及び音声処理の２
処理を行う場合には、これ等処理及び所望の処理スピー
ドに対応したハードウェアエンジンを設ける必要があ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、例えば
画像処理及び音声処理を行うメディアプロセッサと、そ
の他の複数の処理を行うメディアプロセッサとでは、設
けるハードウェアエンジンが異なる。従って、複数のメ
ディアプロセッサでは、実行可能な処理が異なる毎に異
なるハードウェアエンジンを持つため、多品種のプロセ
ッサを設計しなけらばならないという問題点がある。
画像処理及び音声処理を行うメディアプロセッサと、そ
の他の複数の処理を行うメディアプロセッサとでは、設
けるハードウェアエンジンが異なる。従って、複数のメ
ディアプロセッサでは、実行可能な処理が異なる毎に異
なるハードウェアエンジンを持つため、多品種のプロセ
ッサを設計しなけらばならないという問題点がある。
【０００６】本発明は、前記問題点に着目し、その目的
は、多品種のプロセッサを設計することなく、メディア
プロセッサとして汎用性を持たせて、種々のマルチメデ
ィアアプリケーションに適応可能なデータ処理装置を提
供することにある。
は、多品種のプロセッサを設計することなく、メディア
プロセッサとして汎用性を持たせて、種々のマルチメデ
ィアアプリケーションに適応可能なデータ処理装置を提
供することにある。
【０００７】
【課題を解決するための手段】以上の目的を達成するた
め、本発明のデータ処理装置では、少なくとも１個のメ
モリと複数の演算器とネットワークとを備え、実行しよ
うとする処理毎に前記メモリと演算器との間の接続を前
記ネットワークを用いて切換え可能とすると共に、これ
等に流れるデータを効率的に処理する。
め、本発明のデータ処理装置では、少なくとも１個のメ
モリと複数の演算器とネットワークとを備え、実行しよ
うとする処理毎に前記メモリと演算器との間の接続を前
記ネットワークを用いて切換え可能とすると共に、これ
等に流れるデータを効率的に処理する。
【０００８】すなわち、請求項１記載の発明のデータ処
理装置は、データが格納された少なくとも１個のデータ
格納部と、複数個の演算部と、前記データ格納部と前記
複数個の演算部との間の結線を切換えるネットワーク
と、前記データ格納部に格納されたデータの読み出し時
に、その読み出すデータが処理すべき有効なデータであ
ることを意味する有効データ特定信号を出力する制御部
と、前記制御部からの有効データ特定信号を受け、前記
データ格納部からのデータの読み出し時から前記複数個
の演算部のうち特定の演算部で演算された結果が得られ
るまでのサイクル数だけ、前記受けた有効データ特定信
号を遅延して出力する遅延回路とを備えることを特徴と
する。
理装置は、データが格納された少なくとも１個のデータ
格納部と、複数個の演算部と、前記データ格納部と前記
複数個の演算部との間の結線を切換えるネットワーク
と、前記データ格納部に格納されたデータの読み出し時
に、その読み出すデータが処理すべき有効なデータであ
ることを意味する有効データ特定信号を出力する制御部
と、前記制御部からの有効データ特定信号を受け、前記
データ格納部からのデータの読み出し時から前記複数個
の演算部のうち特定の演算部で演算された結果が得られ
るまでのサイクル数だけ、前記受けた有効データ特定信
号を遅延して出力する遅延回路とを備えることを特徴と
する。
【０００９】請求項２記載の発明は、前記請求項１記載
のデータ処理装置において、前記遅延回路は、前記複数
個の演算部に対応して各々備えられる遅延部により構成
され、これ等遅延部は、各々、対応する演算部が演算に
要するサイクル数だけ前記有効データ特定信号を遅延し
て出力することを特徴とする。
のデータ処理装置において、前記遅延回路は、前記複数
個の演算部に対応して各々備えられる遅延部により構成
され、これ等遅延部は、各々、対応する演算部が演算に
要するサイクル数だけ前記有効データ特定信号を遅延し
て出力することを特徴とする。
【００１０】請求項３記載の発明は、前記請求項１又は
請求項２記載のデータ処理装置において、前記制御部
は、データ格納部に格納されたデータ数が与えられるラ
イトポインタと、前記データ格納部からのデータの読み
出し回数が順次与えられるポインタと、前記ライトポイ
ンタの値と前記ポインタの値とを比較し、前記ポインタ
の値が前記ライトポインタの値以下のとき、有効データ
特定信号を出力する判断部とを備えることを特徴とす
る。
請求項２記載のデータ処理装置において、前記制御部
は、データ格納部に格納されたデータ数が与えられるラ
イトポインタと、前記データ格納部からのデータの読み
出し回数が順次与えられるポインタと、前記ライトポイ
ンタの値と前記ポインタの値とを比較し、前記ポインタ
の値が前記ライトポインタの値以下のとき、有効データ
特定信号を出力する判断部とを備えることを特徴とす
る。
【００１１】
【００１２】請求項４記載の発明は、前記請求項１又は
請求項２記載のデータ処理装置において、更に、予めデ
ータが格納された主データ格納部と、前記主データ格納
部に格納されたデータを前記複数個のデータ格納部に転
送するデータ転送部とを有し、前記データ転送部は、前
記複数個のデータ格納部からのデータの読み出しを同時
に行うよう指示する同期信号を制御部に出力することを
特徴とする。
請求項２記載のデータ処理装置において、更に、予めデ
ータが格納された主データ格納部と、前記主データ格納
部に格納されたデータを前記複数個のデータ格納部に転
送するデータ転送部とを有し、前記データ転送部は、前
記複数個のデータ格納部からのデータの読み出しを同時
に行うよう指示する同期信号を制御部に出力することを
特徴とする。
【００１３】請求項５記載の発明は、前記請求項４記載
のデータ処理装置において、制御部は、各データ格納部
に対応して、データ格納部の数に等しい個数設けられる
ことを特徴とする。
のデータ処理装置において、制御部は、各データ格納部
に対応して、データ格納部の数に等しい個数設けられる
ことを特徴とする。
【００１４】請求項６記載の発明は、前記請求項５記載
のデータ処理装置において、各制御部は、同期信号の入
力後からデータの読み出しを遅延させる設定サイクル数
を記憶する遅延サイクル数レジスタを有し、同期信号の
入力後、前記遅延サイクル数経過した時、データの読み
出しを開始することを特徴とする。
のデータ処理装置において、各制御部は、同期信号の入
力後からデータの読み出しを遅延させる設定サイクル数
を記憶する遅延サイクル数レジスタを有し、同期信号の
入力後、前記遅延サイクル数経過した時、データの読み
出しを開始することを特徴とする。
【００１５】請求項７記載の発明は、前記請求項１又は
請求項２記載のデータ処理装置において、前記ネットワ
ークによる結線の切換えの後での複数個の演算部による
データの演算段数は、前記切換えの前での演算段数と異
なることを特徴とする。
請求項２記載のデータ処理装置において、前記ネットワ
ークによる結線の切換えの後での複数個の演算部による
データの演算段数は、前記切換えの前での演算段数と異
なることを特徴とする。
【００１６】請求項８記載の発明は、前記請求項１又は
請求項２記載のデータ処理装置において、前記ネットワ
ークは、２個以上のデータ格納部から各々データを同一
の演算部に出力するよう、結線を切換えることを特徴と
する。
請求項２記載のデータ処理装置において、前記ネットワ
ークは、２個以上のデータ格納部から各々データを同一
の演算部に出力するよう、結線を切換えることを特徴と
する。
【００１７】請求項９記載の発明は、前記請求項１、請
求項２又は請求項６記載のデータ処理装置において、前
記ネットワークは、１個のデータ格納部からデータを１
個の演算部に出力し、その後、この演算部の演算結果と
他のデータ格納部のデータとを他の演算部に出力するよ
う、結線を切換えることを特徴とする。
求項２又は請求項６記載のデータ処理装置において、前
記ネットワークは、１個のデータ格納部からデータを１
個の演算部に出力し、その後、この演算部の演算結果と
他のデータ格納部のデータとを他の演算部に出力するよ
う、結線を切換えることを特徴とする。
【００１８】請求項１０記載の発明は、前記請求項１又
は請求項２記載のデータ処理装置において、更に、予め
データが格納された主データ格納部を有し、前記ネット
ワークによる結線の切換情報は、前記主データ格納部に
格納されることを特徴としている。
は請求項２記載のデータ処理装置において、更に、予め
データが格納された主データ格納部を有し、前記ネット
ワークによる結線の切換情報は、前記主データ格納部に
格納されることを特徴としている。
【００１９】請求項１１記載の発明は、前記請求項１又
は請求項２記載のデータ処理装置において、前記ネット
ワークは、データ格納部及び制御部から各々データ及び
有効データ特定信号が出力される出力バススイッチと、
前記受けたデータ及び有効データ特定信号を演算部に入
力する入力バススイッチとを有することを特徴としてい
る。
は請求項２記載のデータ処理装置において、前記ネット
ワークは、データ格納部及び制御部から各々データ及び
有効データ特定信号が出力される出力バススイッチと、
前記受けたデータ及び有効データ特定信号を演算部に入
力する入力バススイッチとを有することを特徴としてい
る。
【００２０】請求項１２記載の発明は、前記請求項１１
記載のデータ処理装置において、前記ネットワークは、
複数本のバスと、前記各バス毎に配置されたバススイッ
チとを有し、前記バススイッチは、導通してデータの伝
送を許容し、非導通してデータの伝送を禁止することを
特徴とする。
記載のデータ処理装置において、前記ネットワークは、
複数本のバスと、前記各バス毎に配置されたバススイッ
チとを有し、前記バススイッチは、導通してデータの伝
送を許容し、非導通してデータの伝送を禁止することを
特徴とする。
【００２１】請求項１３記載の発明は、前記請求項１又
は請求項２記載のデータ処理装置において、複数個の演
算部は、相互に異なる演算を行うことを特徴とする。
は請求項２記載のデータ処理装置において、複数個の演
算部は、相互に異なる演算を行うことを特徴とする。
【００２２】請求項１４記載の発明は、前記請求項１又
は請求項２記載のデータ処理装置において、最後の演算
を行う演算部から有効データ特定信号をネットワークを
経て受けて、書込み命令を出力する他の制御部と、前記
最後の演算を行う演算部から最終的に得られた演算結果
を受けると共に、前記他の制御部から書込み命令を受け
て、前記最終的に得られた演算結果を格納する他のデー
タ格納部とを備えたことを特徴とする。
は請求項２記載のデータ処理装置において、最後の演算
を行う演算部から有効データ特定信号をネットワークを
経て受けて、書込み命令を出力する他の制御部と、前記
最後の演算を行う演算部から最終的に得られた演算結果
を受けると共に、前記他の制御部から書込み命令を受け
て、前記最終的に得られた演算結果を格納する他のデー
タ格納部とを備えたことを特徴とする。
【００２３】以上の構成により、請求項１ないし請求項
１４記載の発明では、データ格納部からのデータの読み
出し時には、このデータに有効データ特定信号が付与さ
れ、このデータが演算部で演算され、その演算結果デー
タがデータ格納部に格納される際には、同時に前記有効
データ特定信号がこのデータ格納部に入力されるので、
演算段数が異なっても、この演算結果データを有効なデ
ータとして認識できると共に、データ格納部に格納する
ことが可能である。
１４記載の発明では、データ格納部からのデータの読み
出し時には、このデータに有効データ特定信号が付与さ
れ、このデータが演算部で演算され、その演算結果デー
タがデータ格納部に格納される際には、同時に前記有効
データ特定信号がこのデータ格納部に入力されるので、
演算段数が異なっても、この演算結果データを有効なデ
ータとして認識できると共に、データ格納部に格納する
ことが可能である。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。
に基いて説明する。
【００２５】（第１の実施の形態）図１は、本発明にお
ける基本的な原理のデータ処理装置を説明する図であ
る。図２及び図３は、本発明における基本的な動作フロ
ーを説明する図である。図４は、本発明の原理における
各部でのデータを説明する図である。
ける基本的な原理のデータ処理装置を説明する図であ
る。図２及び図３は、本発明における基本的な動作フロ
ーを説明する図である。図４は、本発明の原理における
各部でのデータを説明する図である。
【００２６】図１の原理図の説明においては、次のよう
なプログラムを実施する場合を説明例として取り上げ
る。この例では、配列ａとｂの各要素を乗算し、その後
に配列ｃの要素を加算し、この結果を配列ｄの要素に格
納するものである。
なプログラムを実施する場合を説明例として取り上げ
る。この例では、配列ａとｂの各要素を乗算し、その後
に配列ｃの要素を加算し、この結果を配列ｄの要素に格
納するものである。
【００２７】 図１において、10はデータを蓄えているプロセッサ外部
にある第１のメモリ（主データ格納部）である。16は、
データを処理するデータ処理装置を示し、14は、各部分
にクロックを供給するクロック生成部である。このクロ
ック生成部14は、データ処理装置１６内部の各部に対し
て、クロック線15によりクロックを供給し、クロック供
給された各部は、このクロックに同期して、サイクル毎
に一定の処理を行なう。
にある第１のメモリ（主データ格納部）である。16は、
データを処理するデータ処理装置を示し、14は、各部分
にクロックを供給するクロック生成部である。このクロ
ック生成部14は、データ処理装置１６内部の各部に対し
て、クロック線15によりクロックを供給し、クロック供
給された各部は、このクロックに同期して、サイクル毎
に一定の処理を行なう。
【００２８】20は、データ処理装置16の外部にある第１
のメモリ10からデータを受け取り、これを処理すると共
に、受けたデータを第２のメモリ100 （後述）に転送す
る第１の演算部（データ転送部）、12は、第１のメモリ
10と第１の演算部20とのデータのやり取りを行なうデー
タ線である。本説明では、このデータ線12に３つのデー
タを送ることが可能であることを前提とする。
のメモリ10からデータを受け取り、これを処理すると共
に、受けたデータを第２のメモリ100 （後述）に転送す
る第１の演算部（データ転送部）、12は、第１のメモリ
10と第１の演算部20とのデータのやり取りを行なうデー
タ線である。本説明では、このデータ線12に３つのデー
タを送ることが可能であることを前提とする。
【００２９】２は、前記第１の演算部20及びデータ処理
装置16の実行動作を指示する実行プログラム４と、今後
の処理を行なう入力データ６とを前記第１のメモリ１０
へ格納するプログラムローダである。
装置16の実行動作を指示する実行プログラム４と、今後
の処理を行なう入力データ６とを前記第１のメモリ１０
へ格納するプログラムローダである。
【００３０】100 は第２のメモリ（データ格納部）、22
は、第１の演算部20から第２のメモリ100 へデータを送
るデータ線である。
は、第１の演算部20から第２のメモリ100 へデータを送
るデータ線である。
【００３１】50は、前記第２のメモリ100 からのデータ
の読み出しアドレスを示すポインタ60と、第１の演算部
20から第２のメモリ100 へ送られて格納されたワード数
を示すライトポインタ62と、このポインタ60とライトポ
インタ62とを参照比較し、前記第２のメモリ100 からデ
ータ読み出し可能かどうかを判断する実行可能判断部
（判断部）70とからなる第１の制御部（制御部）であ
る。
の読み出しアドレスを示すポインタ60と、第１の演算部
20から第２のメモリ100 へ送られて格納されたワード数
を示すライトポインタ62と、このポインタ60とライトポ
インタ62とを参照比較し、前記第２のメモリ100 からデ
ータ読み出し可能かどうかを判断する実行可能判断部
（判断部）70とからなる第１の制御部（制御部）であ
る。
【００３２】前記実行可能判断部70での判断フローを図
３（ａ）に示す。ポインタ60及びライトポインタ62を参
照し、第２のメモリ100 内にデータの存在を確認するこ
とで、実行可能判断信号72（有効データ特定信号）を生
成する。
３（ａ）に示す。ポインタ60及びライトポインタ62を参
照し、第２のメモリ100 内にデータの存在を確認するこ
とで、実行可能判断信号72（有効データ特定信号）を生
成する。
【００３３】64は、第１の演算部20から第１の制御部50
のポインタ60を設定するポインタ設定線、66は、第１の
演算部20から第１の制御部50のライトポインタ62を設定
するライトポインタ設定線である。68は、第２の制御部
50のポインタ60を第２のメモリ100 へ読み出し、アドレ
スとして示すアドレス線である。32は、第２のメモリ10
0 から読み出したデータを第２の演算部30へ伝えるデー
タ線、72は、第２のメモリ100 及び第２の演算部30へ実
行可能かどうかを伝える実行可能判断信号である。
のポインタ60を設定するポインタ設定線、66は、第１の
演算部20から第１の制御部50のライトポインタ62を設定
するライトポインタ設定線である。68は、第２の制御部
50のポインタ60を第２のメモリ100 へ読み出し、アドレ
スとして示すアドレス線である。32は、第２のメモリ10
0 から読み出したデータを第２の演算部30へ伝えるデー
タ線、72は、第２のメモリ100 及び第２の演算部30へ実
行可能かどうかを伝える実行可能判断信号である。
【００３４】本説明では、データ線32は各サイクル毎に
配列ａ，ｂ，ｃの要素の３種類を転送することになり、
このデータ線に実行するデータがある場合に、実行可能
判断信号72が例えば“１”の状態になり、実行する意味
のあるデータがあるか否かを示す。よって、このデータ
線32及び実行可能判断信号72は各サイクル毎にペアとな
って、各部間に転送されることになる。
配列ａ，ｂ，ｃの要素の３種類を転送することになり、
このデータ線に実行するデータがある場合に、実行可能
判断信号72が例えば“１”の状態になり、実行する意味
のあるデータがあるか否かを示す。よって、このデータ
線32及び実行可能判断信号72は各サイクル毎にペアとな
って、各部間に転送されることになる。
【００３５】30は第２の演算部（演算部）であって、こ
の第２の演算部30は、データ線32のデータを受け取り、
クロックに同期してデータを格納するデータラッチ40
と、実行可能判断信号72を格納する実行可能判断信号ラ
ッチ（遅延部）140と、データラッチ40の複数のデータ
を入力し、その何れかを選択して、これ等について乗算
する乗算部（処理部）38と、この乗算部38での結果とデ
ータラッチ40からのデータとを受け取り、これ等の何れ
か複数を第３の演算部130 に送り出す出力セレクタ42か
ら構成される。
の第２の演算部30は、データ線32のデータを受け取り、
クロックに同期してデータを格納するデータラッチ40
と、実行可能判断信号72を格納する実行可能判断信号ラ
ッチ（遅延部）140と、データラッチ40の複数のデータ
を入力し、その何れかを選択して、これ等について乗算
する乗算部（処理部）38と、この乗算部38での結果とデ
ータラッチ40からのデータとを受け取り、これ等の何れ
か複数を第３の演算部130 に送り出す出力セレクタ42か
ら構成される。
【００３６】34は、第２の演算部30からデータを出力す
るデータ線、144 は第２の演算部30で実行可能か否かが
判断された実行可能判断信号である。
るデータ線、144 は第２の演算部30で実行可能か否かが
判断された実行可能判断信号である。
【００３７】130 は第３の演算部（演算部）であって、
この第３の演算部130 は、第２の演算部30からのデータ
線34のデータを受け取り、クロックに同期してデータを
格納するデータラッチ146 と、実行可能判断信号144 を
格納する実行可能判断信号ラッチ（遅延部）142 と、デ
ータラッチ146 の複数のデータを入力し、選択して、こ
れ等について加算する加算部（処理部）136 と、この加
算部136 での結果とデータラッチ146 からのデータとを
受け取り、これ等の何れか複数を第３のメモリ102 に送
り出す出力セレクタ148 から構成される。
この第３の演算部130 は、第２の演算部30からのデータ
線34のデータを受け取り、クロックに同期してデータを
格納するデータラッチ146 と、実行可能判断信号144 を
格納する実行可能判断信号ラッチ（遅延部）142 と、デ
ータラッチ146 の複数のデータを入力し、選択して、こ
れ等について加算する加算部（処理部）136 と、この加
算部136 での結果とデータラッチ146 からのデータとを
受け取り、これ等の何れか複数を第３のメモリ102 に送
り出す出力セレクタ148 から構成される。
【００３８】前記２個の実行可能判断信号ラッチ（遅延
部）140,142により、遅延回路141を構成する。
部）140,142により、遅延回路141を構成する。
【００３９】36は、第３の演算部130 の出力セレクタ14
8 からのデータを出力するデータ線、150 は、第３の演
算部130 で実行可能か否かが判断された実行可能判断信
号である。
8 からのデータを出力するデータ線、150 は、第３の演
算部130 で実行可能か否かが判断された実行可能判断信
号である。
【００４０】102 は第３のメモリ（他のデータ格納
部）、24は、第３のメモリ102 から第１の演算部20へデ
ータを送るデータ線である。
部）、24は、第３のメモリ102 から第１の演算部20へデ
ータを送るデータ線である。
【００４１】120 は第２の制御部（他の制御部）であっ
て、ポインタ160と、前記第３のメモリ102 へデータを
書き込む際にその書き込むアドレスを示すライトポイン
タ162 と、前記第３の実行可能判断信号150 を受け取
り、第３のメモリ102 へデータが書き込み可能か否かを
判断し、書き込み可能と判断した時に書き込み命令を第
３のメモリ102 に出力する実行可能判断部170 から構成
される。
て、ポインタ160と、前記第３のメモリ102 へデータを
書き込む際にその書き込むアドレスを示すライトポイン
タ162 と、前記第３の実行可能判断信号150 を受け取
り、第３のメモリ102 へデータが書き込み可能か否かを
判断し、書き込み可能と判断した時に書き込み命令を第
３のメモリ102 に出力する実行可能判断部170 から構成
される。
【００４２】166 は、第３のメモリ102 へ書き込み可能
か否かを伝える実行可能判断部 170 の実行可能判断信
号である。65は、第１の演算部20から第２の制御部120
のポインタ160 を設定及び参照するポインタ設定線、67
は、第１の演算部20から第２の制御部120 のライトポイ
ンタ162 を設定及び参照するライトポインタ設定線であ
る。168 は、第２の制御部120 のライトポインタ162 の
出力を第３のメモリ102 へ書き込みアドレスとして示す
アドレス線である。
か否かを伝える実行可能判断部 170 の実行可能判断信
号である。65は、第１の演算部20から第２の制御部120
のポインタ160 を設定及び参照するポインタ設定線、67
は、第１の演算部20から第２の制御部120 のライトポイ
ンタ162 を設定及び参照するライトポインタ設定線であ
る。168 は、第２の制御部120 のライトポインタ162 の
出力を第３のメモリ102 へ書き込みアドレスとして示す
アドレス線である。
【００４３】以下、図１、図２、図３及び図４により動
作を説明する。
作を説明する。
【００４４】( サイクル #0 以前)本発明におけるデー
タ処理装置のための実行プログラム４及び入力データ６
は、コンパイラ又はアセンブラによって生成され、プロ
グラムローダ２により事前に第１のメモリ10へ格納する
[S000]。
タ処理装置のための実行プログラム４及び入力データ６
は、コンパイラ又はアセンブラによって生成され、プロ
グラムローダ２により事前に第１のメモリ10へ格納する
[S000]。
【００４５】つまり、入力データ配列ａ，ｂ，ｃのデー
タは、入力データ６として、第１のメモリ10の中に格納
され、更に、実行プログラム４には、本発明にかかる原
理動作についてのフローが格納されている。
タは、入力データ６として、第１のメモリ10の中に格納
され、更に、実行プログラム４には、本発明にかかる原
理動作についてのフローが格納されている。
【００４６】ここで、プログラムローダ２としては、外
部プロセッサ等が考えられるが、本発明に関して主要な
点でないので、説明を省略する。
部プロセッサ等が考えられるが、本発明に関して主要な
点でないので、説明を省略する。
【００４７】第１の演算部20は、第１のメモリ10の実行
プログラム４を受け取り、第１の制御部50のポインタ60
及びライトポインタ62を各々“０”に初期化する。
プログラム４を受け取り、第１の制御部50のポインタ60
及びライトポインタ62を各々“０”に初期化する。
【００４８】第１の演算部20は、第１のメモリ10の実行
プログラム４を受け取り、第２の制御部120 のポインタ
160 及びライトポインタ162 を各々“０”に初期化する
[S001]。
プログラム４を受け取り、第２の制御部120 のポインタ
160 及びライトポインタ162 を各々“０”に初期化する
[S001]。
【００４９】また、第１の制御部50の実行可能判断部70
では、各サイクル毎にポインタ60とライトポインタ62と
を参照比較し、第２のメモリ100 に実行できるデータが
存在しないことを判断している。この動作は、各サイク
ル毎に第１の演算部20とは独立して行なわれている[T00
0]。
では、各サイクル毎にポインタ60とライトポインタ62と
を参照比較し、第２のメモリ100 に実行できるデータが
存在しないことを判断している。この動作は、各サイク
ル毎に第１の演算部20とは独立して行なわれている[T00
0]。
【００５０】更に、第２の制御部120 の実行可能判断部
170 では、各サイクル毎に第３の演算部130 からの実行
可能判断信号150 を受け取り、書き込みのデータが存在
しないことを判断している。この動作も、各サイクル毎
に第１の演算部20とは独立して行なわれている[U000]。
170 では、各サイクル毎に第３の演算部130 からの実行
可能判断信号150 を受け取り、書き込みのデータが存在
しないことを判断している。この動作も、各サイクル毎
に第１の演算部20とは独立して行なわれている[U000]。
【００５１】第１の演算部20が、第１のメモリ10の実行
プログラム４を受け取り、第１のメモリ10から配列ａ，
ｂ，ｃの100 ワードのデータを受け、これ等を順次第２
のメモリ100 に書き込む。
プログラム４を受け取り、第１のメモリ10から配列ａ，
ｂ，ｃの100 ワードのデータを受け、これ等を順次第２
のメモリ100 に書き込む。
【００５２】( サイクル #0)第１の演算部20が、第１の
メモリ10の実行プログラム４を受け取り、“100 ”とい
う数を第１の制御部50のライトポインタ62に、更にポイ
ンタ60に“０”を書き込む。[S002] ( サイクル #1)第１の制御部50の実行可能判断部70で
は、ライトポインタ62とポインタ60とを比較し、ポイン
タが“０”であり、ライトポインタ62が“100 ”に設定
されたため、読み出し可能であることを判断する[T00
0]。
メモリ10の実行プログラム４を受け取り、“100 ”とい
う数を第１の制御部50のライトポインタ62に、更にポイ
ンタ60に“０”を書き込む。[S002] ( サイクル #1)第１の制御部50の実行可能判断部70で
は、ライトポインタ62とポインタ60とを比較し、ポイン
タが“０”であり、ライトポインタ62が“100 ”に設定
されたため、読み出し可能であることを判断する[T00
0]。
【００５３】従って、実行可能判断部70では、実行可能
判断信号72を第２のメモリ100 と第２の演算部30へ送り
出し、第２のメモリ100 では、この信号を元にデータ配
列ａ，ｂ，ｃの最初のデータa[0],b[0],c[0]を送り出
す。また、ポインタ60は、配列の１つ分だけインクリメ
ントされる[T001]。
判断信号72を第２のメモリ100 と第２の演算部30へ送り
出し、第２のメモリ100 では、この信号を元にデータ配
列ａ，ｂ，ｃの最初のデータa[0],b[0],c[0]を送り出
す。また、ポインタ60は、配列の１つ分だけインクリメ
ントされる[T001]。
【００５４】このサイクル#1での第１の制御部50及び第
２のメモリ100 の動作は、以降、各サイクルでポインタ
60がライトポインタ62の値と同じ“100 ”になるまで
は、継続的に実行される。
２のメモリ100 の動作は、以降、各サイクルでポインタ
60がライトポインタ62の値と同じ“100 ”になるまで
は、継続的に実行される。
【００５５】( サイクル #2)第１の制御部50及び第２の
メモリ100 では、サイクル#1と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
メモリ100 では、サイクル#1と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
【００５６】第２の演算部30のデータラッチ40は、第２
のメモリ100 からa[0],b[0],c[0]の３データを受け取
り、これを乗算部38に送る。乗算部38は、その中のa[0]
及びb[0]を受け取り、乗算操作である(a[0]xb[0]) を行
なう。更に、実行可能判断信号ラッチ140 は、第１の制
御部50からの実行可能判断信号72を受け取り、第３の演
算部130 へ送り出す。また、出力セレクタ42は、乗算部
38からの処理結果データ(a[0]xb[0]) とデータラッチ40
からのデータc[0]を第３の演算部130 へ送り出す。この
サイクルでの第２の演算部30の動作も、以降は、各サイ
クル毎に同様に実行される。
のメモリ100 からa[0],b[0],c[0]の３データを受け取
り、これを乗算部38に送る。乗算部38は、その中のa[0]
及びb[0]を受け取り、乗算操作である(a[0]xb[0]) を行
なう。更に、実行可能判断信号ラッチ140 は、第１の制
御部50からの実行可能判断信号72を受け取り、第３の演
算部130 へ送り出す。また、出力セレクタ42は、乗算部
38からの処理結果データ(a[0]xb[0]) とデータラッチ40
からのデータc[0]を第３の演算部130 へ送り出す。この
サイクルでの第２の演算部30の動作も、以降は、各サイ
クル毎に同様に実行される。
【００５７】( サイクル #3)第１の制御部50及び第２の
メモリ100 では、サイクル#2と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
メモリ100 では、サイクル#2と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
【００５８】第２の演算部30では、サイクル#2と同様の
処理がなされ、配列の次の要素a[1]xb[1] が計算され
る。
処理がなされ、配列の次の要素a[1]xb[1] が計算され
る。
【００５９】第３の演算部130 のデータラッチ146 は、
第２の演算部30からの処理結果データ(a[0]xb[0]) とデ
ータc[0]との２データを受け取り、これを加算部136 に
送る。加算部136 は、これ等のデータ(a[0]xb[0]) 及び
c[0]を受け取り、加算操作である(a[0]xb[0])+c[0]を行
なう。更に、実行可能判断信号ラッチ142 は、第２演算
部30からの実行可能判断信号144 を受け取り、第２の制
御部120 へ送り出す。また、出力セレクタ148 は、加算
部136 からの処理結果データ(a[0]xb[0])+c[0]を第３の
メモリ102 へ送り出す。このサイクルでの第３の演算部
130 の動作も、以降、各サイクル毎に同様に実行され
る。
第２の演算部30からの処理結果データ(a[0]xb[0]) とデ
ータc[0]との２データを受け取り、これを加算部136 に
送る。加算部136 は、これ等のデータ(a[0]xb[0]) 及び
c[0]を受け取り、加算操作である(a[0]xb[0])+c[0]を行
なう。更に、実行可能判断信号ラッチ142 は、第２演算
部30からの実行可能判断信号144 を受け取り、第２の制
御部120 へ送り出す。また、出力セレクタ148 は、加算
部136 からの処理結果データ(a[0]xb[0])+c[0]を第３の
メモリ102 へ送り出す。このサイクルでの第３の演算部
130 の動作も、以降、各サイクル毎に同様に実行され
る。
【００６０】( サイクル #4)第１の制御部50及び第２の
メモリ100 では、サイクル#3と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
メモリ100 では、サイクル#3と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
【００６１】第２の演算部30では、サイクル#3と同様の
処理がなされ、配列の次の要素a[2]xb[2] が計算され
る。
処理がなされ、配列の次の要素a[2]xb[2] が計算され
る。
【００６２】第３の演算部130 では、サイクル#3と同様
の処理がなされ、配列の次の要素a[1]xb[1]+c[1]が計算
される。
の処理がなされ、配列の次の要素a[1]xb[1]+c[1]が計算
される。
【００６３】第２の制御部120 の実行可能判断部170
は、第３の演算部130 の実行可能判断信号150 を受け、
書き込みが可能なことを判断する[U000]。
は、第３の演算部130 の実行可能判断信号150 を受け、
書き込みが可能なことを判断する[U000]。
【００６４】更に、第３のメモリ102 は、第２の制御部
120 の実行可能判断部170 からの実行可能判断信号166
を受け、第３の演算部130 からの結果データをライトポ
インタ162 が示すアドレスに結果データd[0]として書き
込む。同時に、第２の制御部120 のライトポインタ162
の値は、その後+1だけ増加する[U001]。
120 の実行可能判断部170 からの実行可能判断信号166
を受け、第３の演算部130 からの結果データをライトポ
インタ162 が示すアドレスに結果データd[0]として書き
込む。同時に、第２の制御部120 のライトポインタ162
の値は、その後+1だけ増加する[U001]。
【００６５】つまり、第２の演算部30が受け取るデータ
は、一つ前のサイクルで第２のメモリ100 が送り出した
データ32と、一つ前のサイクルで第１の制御部50が送り
出したデータ実行可能判断信号72である。また、第３の
演算部130 が受け取るデータ及びデータ実行可能判断信
号は、一つ前のサイクルで第２の演算部30が送り出した
データ34と、データ実行可能判断信号144 であり（つま
り、２つ前のサイクルで第２のメモリ100 が送り出した
データと、第１の制御部50が送り出したデータ実行可能
信号）である。更に、第３のメモリ102 と第２の制御部
120 が受け取るデータ及び実行可能判断信号は、第３の
演算部130 が送り出したデータ及び実行可能判断信号で
ある。
は、一つ前のサイクルで第２のメモリ100 が送り出した
データ32と、一つ前のサイクルで第１の制御部50が送り
出したデータ実行可能判断信号72である。また、第３の
演算部130 が受け取るデータ及びデータ実行可能判断信
号は、一つ前のサイクルで第２の演算部30が送り出した
データ34と、データ実行可能判断信号144 であり（つま
り、２つ前のサイクルで第２のメモリ100 が送り出した
データと、第１の制御部50が送り出したデータ実行可能
信号）である。更に、第３のメモリ102 と第２の制御部
120 が受け取るデータ及び実行可能判断信号は、第３の
演算部130 が送り出したデータ及び実行可能判断信号で
ある。
【００６６】( サイクル #5)第１の制御部50及び第２の
メモリ100 では、サイクル#3と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
メモリ100 では、サイクル#3と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
【００６７】第２の演算部30では、サイクル#4と同様の
処理がなされ、配列の次の要素a[3]xb[3] が計算され
る。第３の演算部130 では、サイクル#4と同様の処理が
なされ、配列の次の要素a[2]xb[2]+c[2]が計算される。
処理がなされ、配列の次の要素a[3]xb[3] が計算され
る。第３の演算部130 では、サイクル#4と同様の処理が
なされ、配列の次の要素a[2]xb[2]+c[2]が計算される。
【００６８】第２の制御部120 及び第３のメモリ102 で
は、サイクル#4と同様の処理がなされ、配列の次の要素
d[1]が格納され、ライトポインタ162 は１つ分だけイン
クリメントされる。
は、サイクル#4と同様の処理がなされ、配列の次の要素
d[1]が格納され、ライトポインタ162 は１つ分だけイン
クリメントされる。
【００６９】これ以降の各サイクルでは、同様の処理が
なされ、第１の制御部50及び第２のメモリ100 では、ポ
インタ60とライトポインタ62が同じ数である“100 ”に
なるまで繰り返される。また、第２の制御部120 では、
第１の制御部50で生成される実行可能判断信号72をサイ
クル#4からサイクル103 までカウントし、“100 ”サイ
クル分だけ結果データd[0]-d[99]を格納して、プログラ
ムの処理を終了することになる。
なされ、第１の制御部50及び第２のメモリ100 では、ポ
インタ60とライトポインタ62が同じ数である“100 ”に
なるまで繰り返される。また、第２の制御部120 では、
第１の制御部50で生成される実行可能判断信号72をサイ
クル#4からサイクル103 までカウントし、“100 ”サイ
クル分だけ結果データd[0]-d[99]を格納して、プログラ
ムの処理を終了することになる。
【００７０】また、第１の演算部20は、実行プログラム
で定められたタイミングで、定期的に第２の制御部120
におけるライトポインタ162 を参照し、その数値が“10
0 ”になっているかどうかを判断することにより、この
プログラムが終了したかどうかを判断する[S003],[S00
4] 。
で定められたタイミングで、定期的に第２の制御部120
におけるライトポインタ162 を参照し、その数値が“10
0 ”になっているかどうかを判断することにより、この
プログラムが終了したかどうかを判断する[S003],[S00
4] 。
【００７１】つまり、第２のメモリ100 へ格納したデー
タに対して、これ等データを各サイクルで送り出す毎
に、この各データに対応して、処理の実行が可能かどう
かを示す実行可能判断信号を第１の制御部50の実行可能
判断部70から出力して付加し、データと実行可能判断信
号とをペアとして、第２及び第３の演算部30、130 に送
出し、更に、これ等各演算部では、処理後のデータと、
更に入力された実行可能判断信号とをペアとして出力す
る。また、複数段の演算部を通過した後、その演算処理
後のデータをメモリに書き込む際に、データとペアにな
って送られてくる実行可能判断信号を参照して、演算処
理すべきデータが演算処理されて得られた有効なデータ
が存在するか否かをそのメモリ側で判断することによ
り、演算部の段数がどのような複数段になっていても、
処理結果のデータを間違いなく書き込むことが可能にな
る。
タに対して、これ等データを各サイクルで送り出す毎
に、この各データに対応して、処理の実行が可能かどう
かを示す実行可能判断信号を第１の制御部50の実行可能
判断部70から出力して付加し、データと実行可能判断信
号とをペアとして、第２及び第３の演算部30、130 に送
出し、更に、これ等各演算部では、処理後のデータと、
更に入力された実行可能判断信号とをペアとして出力す
る。また、複数段の演算部を通過した後、その演算処理
後のデータをメモリに書き込む際に、データとペアにな
って送られてくる実行可能判断信号を参照して、演算処
理すべきデータが演算処理されて得られた有効なデータ
が存在するか否かをそのメモリ側で判断することによ
り、演算部の段数がどのような複数段になっていても、
処理結果のデータを間違いなく書き込むことが可能にな
る。
【００７２】以上の原理を利用し、この原理を、複数の
メモリとこれに対応する複数の制御部と、複数の段数を
持つ複数の演算部とを持ち、これ等を複数のパスを持つ
ネットワークで結び、このネットワークの連結状況を、
第１の演算部からのネットワーク構成線により再構成す
る場合に拡張する。
メモリとこれに対応する複数の制御部と、複数の段数を
持つ複数の演算部とを持ち、これ等を複数のパスを持つ
ネットワークで結び、このネットワークの連結状況を、
第１の演算部からのネットワーク構成線により再構成す
る場合に拡張する。
【００７３】図５は、本発明における第１の実施の形態
のデータ処理装置を説明する図である。本発明の第１の
実施の形態において、原理と異なる点を以下に述べる。
のデータ処理装置を説明する図である。本発明の第１の
実施の形態において、原理と異なる点を以下に述べる。
【００７４】270 は第１の制御部50からの実行可能判断
信号、324 は第２のメモリ100 からのデータ線である。
260 は第４のメモリ（データ格納部）、250 は、第４の
メモリ260 を制御する第３の制御部（制御部）である。
これ等は、機能的には、第２のメモリ100 と第１の制御
部100 と各々同様である。
信号、324 は第２のメモリ100 からのデータ線である。
260 は第４のメモリ（データ格納部）、250 は、第４の
メモリ260 を制御する第３の制御部（制御部）である。
これ等は、機能的には、第２のメモリ100 と第１の制御
部100 と各々同様である。
【００７５】240 は、実行可能判断信号（バス）172,17
4,176,178 と、データ線（バス）171,173,175,177 との
ペアを４つ持つネットワークである。
4,176,178 と、データ線（バス）171,173,175,177 との
ペアを４つ持つネットワークである。
【００７６】182,184,190,194,196 は、ネットワーク24
0 に対して実行可能判断信号とデータを出力するための
出力バススイッチである。この出力バススイッチは、ネ
ットワーク240 の何れかに対して、プログラマブルに実
行可能判断信号及びデータを出力することが可能であ
り、この選択方法は、実行プログラム４中にプログラム
されている。
0 に対して実行可能判断信号とデータを出力するための
出力バススイッチである。この出力バススイッチは、ネ
ットワーク240 の何れかに対して、プログラマブルに実
行可能判断信号及びデータを出力することが可能であ
り、この選択方法は、実行プログラム４中にプログラム
されている。
【００７７】180,186,188,192 は、ネットワーク240 内
の何れかから、実行可能判断信号とデータを各演算部に
プログラマブルに入力するための入力バススイッチであ
り、この選択方法は、出力バススイッチと同様に、実行
プログラム４中にプログラムされている。
の何れかから、実行可能判断信号とデータを各演算部に
プログラマブルに入力するための入力バススイッチであ
り、この選択方法は、出力バススイッチと同様に、実行
プログラム４中にプログラムされている。
【００７８】400 は、前記入力バススイッチ及び出力バ
ススイッチを制御するデータ処理装置構成線である。
ススイッチを制御するデータ処理装置構成線である。
【００７９】以上が、本発明の第１の実施の形態におい
て原理と異なる点である。
て原理と異なる点である。
【００８０】図６及び図７は、本実施の形態において、
ネットワーク構成線により構成されたネットワークにお
けるデータの流れを説明する図である。
ネットワーク構成線により構成されたネットワークにお
けるデータの流れを説明する図である。
【００８１】図５に示したデータ処理装置において、[
プログラム1]を実行するためには、図６に示すように、
第１の制御部50の実行可能判断信号270 と第２のメモリ
100 のデータ線324 とのペアを、ネットワーク240 の実
行可能判断信号172 とデータ線171 とに出力するよう
に、出力バススイッチ182 を切替える。また、第２の演
算部30への入力バススイッチ180 を実行可能判断信号17
2 とデータ線171 から行なうように切替える。更に、第
３の演算部130 からの実行可能判断信号276 とデータ線
322 とをネットワーク240 の実行可能判断信号174 とデ
ータ線173 に出力するように出力バススイッチ184 を切
替える。加えて、第２の制御部120 及び第３のメモリ10
2 への実行可能信号276 とデータ線330 とをネットワー
ク240 の実行可能判断信号174 とデータ線173 とから入
力するように入力バススイッチ188 を切替えることによ
り、同様の動作が行なえる。尚、タイミングについて
は、前記原理の説明と同様であるので、その説明は省略
する。
プログラム1]を実行するためには、図６に示すように、
第１の制御部50の実行可能判断信号270 と第２のメモリ
100 のデータ線324 とのペアを、ネットワーク240 の実
行可能判断信号172 とデータ線171 とに出力するよう
に、出力バススイッチ182 を切替える。また、第２の演
算部30への入力バススイッチ180 を実行可能判断信号17
2 とデータ線171 から行なうように切替える。更に、第
３の演算部130 からの実行可能判断信号276 とデータ線
322 とをネットワーク240 の実行可能判断信号174 とデ
ータ線173 に出力するように出力バススイッチ184 を切
替える。加えて、第２の制御部120 及び第３のメモリ10
2 への実行可能信号276 とデータ線330 とをネットワー
ク240 の実行可能判断信号174 とデータ線173 とから入
力するように入力バススイッチ188 を切替えることによ
り、同様の動作が行なえる。尚、タイミングについて
は、前記原理の説明と同様であるので、その説明は省略
する。
【００８２】ここで、更に、第４の演算部200 を第２の
演算部30と同様の乗算機能を持つ演算部として考え、第
５の演算部210 を第３の演算部130 と同様の加算機能を
持つ演算部として考える。
演算部30と同様の乗算機能を持つ演算部として考え、第
５の演算部210 を第３の演算部130 と同様の加算機能を
持つ演算部として考える。
【００８３】この場合に、次のプログラムを考える。
【００８４】 この[ プログラム2]が、前記[ プログラム1]と異なる点
は、乗算と加算の回数が各々２回であることである。つ
まり、データ処理装置16において、ネットワーク240 か
ら入力されたデータが第２の演算部30と第３の演算部13
0 とで乗算/ 加算され、その後に、ネットワーク240 を
介して他の演算部( 第４の演算部200 と第５の演算部21
0)に再び入力され、更に乗算/ 加算される点である。
は、乗算と加算の回数が各々２回であることである。つ
まり、データ処理装置16において、ネットワーク240 か
ら入力されたデータが第２の演算部30と第３の演算部13
0 とで乗算/ 加算され、その後に、ネットワーク240 を
介して他の演算部( 第４の演算部200 と第５の演算部21
0)に再び入力され、更に乗算/ 加算される点である。
【００８５】ネットワーク240 の切替え方を以下のよう
に設定すれば、上記のプログラムを実現することが可能
になる。以下の内容は、プログラムのコンパイル時にコ
ンパイラ等によって生成される内容であり、例えば、実
行プログラム４上に設定データとして格納されている。
に設定すれば、上記のプログラムを実現することが可能
になる。以下の内容は、プログラムのコンパイル時にコ
ンパイラ等によって生成される内容であり、例えば、実
行プログラム４上に設定データとして格納されている。
【００８６】図７に示すように、第１の制御部50の実行
可能判断信号270 と第２のメモリ100 のデータ線324 と
のペアを、ネットワーク240 の実行可能判断信号172 と
データ線171 とに出力するように出力バススイッチ182
を切替え、また、第２の演算部30への入力バススイッチ
180 を実行可能判断信号172 とデータ線171 とから行な
うように切替える。更に、第３の演算部130 からの実行
可能判断信号276 とデータ線322 とをネットワーク240
の実行可能判断信号174 とデータ線173 とに出力するよ
うに出力バススイッチ184 を切替え、加えて、第４の演
算部200 への入力バススイッチ186 を実行可能判断信号
174 とデータ線173 とを入力するように切替える。ま
た、第５の演算部210 からの実行可能判断信号280 とデ
ータ線328 とをネットワーク240 の実行可能判断信号17
6 とデータ線175 とに出力するように出力バススイッチ
190 を切替える。更に、第２の制御部120 への実行可能
信号276 とデータ線330 とをネットワーク240 の実行可
能判断信号176 とデータ線175 とから入力するように入
力バススイッチ188 を切替える。これにより、同様の動
作が行なえる。
可能判断信号270 と第２のメモリ100 のデータ線324 と
のペアを、ネットワーク240 の実行可能判断信号172 と
データ線171 とに出力するように出力バススイッチ182
を切替え、また、第２の演算部30への入力バススイッチ
180 を実行可能判断信号172 とデータ線171 とから行な
うように切替える。更に、第３の演算部130 からの実行
可能判断信号276 とデータ線322 とをネットワーク240
の実行可能判断信号174 とデータ線173 とに出力するよ
うに出力バススイッチ184 を切替え、加えて、第４の演
算部200 への入力バススイッチ186 を実行可能判断信号
174 とデータ線173 とを入力するように切替える。ま
た、第５の演算部210 からの実行可能判断信号280 とデ
ータ線328 とをネットワーク240 の実行可能判断信号17
6 とデータ線175 とに出力するように出力バススイッチ
190 を切替える。更に、第２の制御部120 への実行可能
信号276 とデータ線330 とをネットワーク240 の実行可
能判断信号176 とデータ線175 とから入力するように入
力バススイッチ188 を切替える。これにより、同様の動
作が行なえる。
【００８７】図８及び図９は、本発明の第１実施の形態
の[ プログラム2]における各部でのデータを説明する図
である。
の[ プログラム2]における各部でのデータを説明する図
である。
【００８８】次に、本発明の第１の実施の形態を、図
２、図３、図５、図６、図７、図８及び図９を用いて説
明する。
２、図３、図５、図６、図７、図８及び図９を用いて説
明する。
【００８９】( サイクル #0 以前)本発明のデータ処理
装置のための実行プログラム４及び入力データ６は、コ
ンパイラ又はアセンブラによって生成され、プログラム
ローダ２により事前に第１のメモリ10へ格納される[S00
0]。
装置のための実行プログラム４及び入力データ６は、コ
ンパイラ又はアセンブラによって生成され、プログラム
ローダ２により事前に第１のメモリ10へ格納される[S00
0]。
【００９０】つまり、入力データ配列ａ，ｂ，ｃのデー
タは、入力データ６として、第１のメモリ10の中に格納
され。更に、実行プログラム４には、本発明にかかる実
施の形態の動作についてのフローが格納されている。
タは、入力データ６として、第１のメモリ10の中に格納
され。更に、実行プログラム４には、本発明にかかる実
施の形態の動作についてのフローが格納されている。
【００９１】ここで、プログラムローダは、外部プロセ
ッサ等が考えられるが、本発明に関して主要な点でない
ので、説明を省略する。
ッサ等が考えられるが、本発明に関して主要な点でない
ので、説明を省略する。
【００９２】第１の演算部20は第１のメモリ10の実行プ
ログラム４を受け取り、第１の制御部50のポインタ60及
びライトポインタ62を各々“０”に初期化する。
ログラム４を受け取り、第１の制御部50のポインタ60及
びライトポインタ62を各々“０”に初期化する。
【００９３】第１の演算部20は第１のメモリ10の実行プ
ログラム４を受け取り、第２の制御部120 のポインタ16
0 及びライトポインタ162 を各々“０”に初期化する。
ログラム４を受け取り、第２の制御部120 のポインタ16
0 及びライトポインタ162 を各々“０”に初期化する。
【００９４】第１の演算部20は第１のメモリ10の実行プ
ログラム４を受け取り、各入力バススイッチ及び各出力
バススイッチの接続構成を、ネットワーク構成線400 に
より設定する[S001]。
ログラム４を受け取り、各入力バススイッチ及び各出力
バススイッチの接続構成を、ネットワーク構成線400 に
より設定する[S001]。
【００９５】また、第１の制御部50の実行可能判断部70
では、各サイクル毎にポインタ60とライトポインタ62と
を参照比較し、第２のメモリ100 に実行できるデータが
存在しないことを判断している[T000]。
では、各サイクル毎にポインタ60とライトポインタ62と
を参照比較し、第２のメモリ100 に実行できるデータが
存在しないことを判断している[T000]。
【００９６】更に、第２の制御部120 の実行可能判断部
170 では、各サイクル毎に第３の演算部130 からの実行
可能判断信号150 を受け取り、書き込みデータが存在し
ないことを判断している[U000]。
170 では、各サイクル毎に第３の演算部130 からの実行
可能判断信号150 を受け取り、書き込みデータが存在し
ないことを判断している[U000]。
【００９７】第１の演算部20は、第１のメモリ10の実行
プログラム４を受け取ると共に、第１のメモリ10から配
列ａ，ｂ，ｃの“100 ”ワードのデータを受け取り、こ
れ等を順次第２のメモリ100 に書き込む。
プログラム４を受け取ると共に、第１のメモリ10から配
列ａ，ｂ，ｃの“100 ”ワードのデータを受け取り、こ
れ等を順次第２のメモリ100 に書き込む。
【００９８】( サイクル #0)第１の演算部20は第１のメ
モリ10の実行プログラム４を受け取り、“100 ”という
数を第１の制御部50のライトポインタ62に書き込むと共
に、ポインタ60には“０”を書き込む[S002]。
モリ10の実行プログラム４を受け取り、“100 ”という
数を第１の制御部50のライトポインタ62に書き込むと共
に、ポインタ60には“０”を書き込む[S002]。
【００９９】( サイクル #1)第１の制御部50の実行可能
判断部70では、ライトポインタ62とポインタ60とを比較
し、ポインタが“０”であり、ライトポインタ62が“10
0 ”に設定されたので、読み出し可能であることを判断
する[T000]。
判断部70では、ライトポインタ62とポインタ60とを比較
し、ポインタが“０”であり、ライトポインタ62が“10
0 ”に設定されたので、読み出し可能であることを判断
する[T000]。
【０１００】従って、実行可能判断部70は、これを第２
のメモリ100 に送り出すと共に、ネットワーク240 の実
行可能判断信号172 を介して第２の演算部30へ送り出
す。
のメモリ100 に送り出すと共に、ネットワーク240 の実
行可能判断信号172 を介して第２の演算部30へ送り出
す。
【０１０１】第２のメモリ100 では、この実行可能判断
信号172 を元に、データ配列ａ，ｂ，ｃの最初のデータ
a[0],b[0],c[0]をネットワーク240 のデータ線171 に送
り出す。また、ポインタ60の値は、配列の１つ分だけイ
ンクリメントされる[T001]。
信号172 を元に、データ配列ａ，ｂ，ｃの最初のデータ
a[0],b[0],c[0]をネットワーク240 のデータ線171 に送
り出す。また、ポインタ60の値は、配列の１つ分だけイ
ンクリメントされる[T001]。
【０１０２】このサイクル#1での第１の制御部50及び第
２のメモリ100 の動作は、以降、各サイクルでポインタ
60の値がライトポインタ62の値と同じ“100 ”の値にな
るまでは、継続的に実行される。
２のメモリ100 の動作は、以降、各サイクルでポインタ
60の値がライトポインタ62の値と同じ“100 ”の値にな
るまでは、継続的に実行される。
【０１０３】( サイクル #2)第１の制御部50及び第２の
メモリ100 では、サイクル#1と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
メモリ100 では、サイクル#1と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60は更にアドレス１つ分だけインクリメントされる[T00
0][T001]。
【０１０４】第２の演算部30のデータラッチ40では、第
２のメモリ100 からa[0],b[0],c[0]の３データを受け取
り、これを乗算部38に送る。乗算部38は、その中のa[0]
を受け取り、乗算操作であるa[0]xa[0] を行なう。更
に、実行可能判断信号ラッチ140 は、第１の制御部50か
らの実行可能判断信号172 を受け取り、第３の演算部13
0 へ送り出す。また、出力セレクタ42は、乗算部38から
の処理結果データ(a[0]xa[0]) とデータラッチ40からの
データb[0]，c[0]を第３の演算部130 へ送り出す。この
サイクルでの第２の演算部30の動作も、以降、各サイク
ル毎に同様に実行される。
２のメモリ100 からa[0],b[0],c[0]の３データを受け取
り、これを乗算部38に送る。乗算部38は、その中のa[0]
を受け取り、乗算操作であるa[0]xa[0] を行なう。更
に、実行可能判断信号ラッチ140 は、第１の制御部50か
らの実行可能判断信号172 を受け取り、第３の演算部13
0 へ送り出す。また、出力セレクタ42は、乗算部38から
の処理結果データ(a[0]xa[0]) とデータラッチ40からの
データb[0]，c[0]を第３の演算部130 へ送り出す。この
サイクルでの第２の演算部30の動作も、以降、各サイク
ル毎に同様に実行される。
【０１０５】( サイクル #3)第１の制御部50及び第２の
メモリ100 では、サイクル#2と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
メモリ100 では、サイクル#2と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
【０１０６】第２の演算部30では、サイクル#2と同様の
処理がなされ、配列の次の要素a[1]xa[1] が計算され
る。
処理がなされ、配列の次の要素a[1]xa[1] が計算され
る。
【０１０７】第３の演算部130 のデータラッチ146 は、
第２の演算部30からデータ(a[0]xa[0]) ，データb[0]、
c[0]の３つを受け取り、これを加算部136 に送る。加算
部136 は、(a[0]xa[0]) 及びc[0]を受け取り、加算操作
である(a[0]xa[0])+c[0]を行なう。更に、実行可能判断
信号ラッチ142 は、第２の演算部30からの実行可能判断
信号144 を受け取り、ネットワーク240 の実行可能判断
信号174 へ送り出す。また、出力セレクタ148 は、加算
部136 からの処理結果データ(a[0]xa[0])+c[0]とデータ
b[0]とをネットワーク240 のデータ線173 へ送り出す。
このサイクルでの第３の演算部130 の動作も、以降、各
サイクル毎に同様に実行される。
第２の演算部30からデータ(a[0]xa[0]) ，データb[0]、
c[0]の３つを受け取り、これを加算部136 に送る。加算
部136 は、(a[0]xa[0]) 及びc[0]を受け取り、加算操作
である(a[0]xa[0])+c[0]を行なう。更に、実行可能判断
信号ラッチ142 は、第２の演算部30からの実行可能判断
信号144 を受け取り、ネットワーク240 の実行可能判断
信号174 へ送り出す。また、出力セレクタ148 は、加算
部136 からの処理結果データ(a[0]xa[0])+c[0]とデータ
b[0]とをネットワーク240 のデータ線173 へ送り出す。
このサイクルでの第３の演算部130 の動作も、以降、各
サイクル毎に同様に実行される。
【０１０８】( サイクル #4)第１の制御部50及び第２の
メモリ100 では、サイクル#3と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
メモリ100 では、サイクル#3と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
【０１０９】第２の演算部30では、サイクル#3と同様の
処理がなされ、配列の次の要素a[2]xa[2] が計算され
る。
処理がなされ、配列の次の要素a[2]xa[2] が計算され
る。
【０１１０】第３の演算部130 では、サイクル#3と同様
の処理がなされ、配列の次の要素a[1]xa[1]+c[1]が計算
される。
の処理がなされ、配列の次の要素a[1]xa[1]+c[1]が計算
される。
【０１１１】第４の演算部200 のデータラッチでは、ネ
ットワーク240 のデータ線173 からa[0]xa[0]+c[0],b
[0] の２データを受け取り、これを乗算部に送る。乗算
部は、その中のb[0]を受け取り、乗算操作であるb[0]xb
[0] を行なう。更に、第４の演算部200 の実行可能判断
信号ラッチは、ネットワーク240 の実行可能判断信号17
4 を受け取り、第５の演算部210 へ送り出す。また、第
４の演算部200 の出力セレクタは、乗算部からの処理結
果データ(b[0]xb[0]) と、データラッチからのデータa
[0]xa[0]+c[0]とを第５の演算部210 へ送り出す。この
サイクルでの第４の演算部200 の動作も、以降、各サイ
クル毎に同様に実行される。
ットワーク240 のデータ線173 からa[0]xa[0]+c[0],b
[0] の２データを受け取り、これを乗算部に送る。乗算
部は、その中のb[0]を受け取り、乗算操作であるb[0]xb
[0] を行なう。更に、第４の演算部200 の実行可能判断
信号ラッチは、ネットワーク240 の実行可能判断信号17
4 を受け取り、第５の演算部210 へ送り出す。また、第
４の演算部200 の出力セレクタは、乗算部からの処理結
果データ(b[0]xb[0]) と、データラッチからのデータa
[0]xa[0]+c[0]とを第５の演算部210 へ送り出す。この
サイクルでの第４の演算部200 の動作も、以降、各サイ
クル毎に同様に実行される。
【０１１２】( サイクル #5)第１の制御部50及び第２の
メモリ100 では、サイクル#4と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
メモリ100 では、サイクル#4と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
【０１１３】第２の演算部30では、サイクル#4と同様の
処理がなされ、配列の次の要素a[3]xa[3] が計算され
る。
処理がなされ、配列の次の要素a[3]xa[3] が計算され
る。
【０１１４】第３の演算部130 では、サイクル#4と同様
の処理がなされ、配列の次の要素a[2]xa[2]+c[2]が計算
される。
の処理がなされ、配列の次の要素a[2]xa[2]+c[2]が計算
される。
【０１１５】第４の演算部200 では、サイクル#4と同様
の処理がなされ、配列の次の要素b[1]xb[1] が計算され
る。
の処理がなされ、配列の次の要素b[1]xb[1] が計算され
る。
【０１１６】第５の演算部210 のデータラッチは、第４
の演算部200 から(a[0]xa[0]+c[0])，b[0]xb[0] の２つ
のデータを受け取り、これを加算部に送る。加算部は、
データ(a[0]xa[0]+c[0])及びb[0]xb[0] を受け取り、加
算操作である(a[0]xa[0]+c[0])+(b[0]xb[0])を行なう。
更に、実行可能判断信号ラッチは、第４の演算部200 か
らの実行可能判断信号214 を受け取り、ネットワーク24
0 の実行可能判断信号280/176 へ送り出す。また、出力
セレクタは、加算部からの処理結果データa[0]xa[0]+b
[0]xb[0]+c[0]をネットワーク240 のデータ線175 へ送
り出す。このサイクルでの第５の演算部210 の動作も、
以降、各サイクル毎に同様に実行される。
の演算部200 から(a[0]xa[0]+c[0])，b[0]xb[0] の２つ
のデータを受け取り、これを加算部に送る。加算部は、
データ(a[0]xa[0]+c[0])及びb[0]xb[0] を受け取り、加
算操作である(a[0]xa[0]+c[0])+(b[0]xb[0])を行なう。
更に、実行可能判断信号ラッチは、第４の演算部200 か
らの実行可能判断信号214 を受け取り、ネットワーク24
0 の実行可能判断信号280/176 へ送り出す。また、出力
セレクタは、加算部からの処理結果データa[0]xa[0]+b
[0]xb[0]+c[0]をネットワーク240 のデータ線175 へ送
り出す。このサイクルでの第５の演算部210 の動作も、
以降、各サイクル毎に同様に実行される。
【０１１７】( サイクル #6)第１の制御部50及び第２の
メモリ100 では、サイクル#5と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
メモリ100 では、サイクル#5と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
【０１１８】第２の演算部30では、サイクル#5と同様の
処理がなされ、配列の次の要素a[4]xa[4] が計算され
る。
処理がなされ、配列の次の要素a[4]xa[4] が計算され
る。
【０１１９】第３の演算部130 では、サイクル#5と同様
の処理がなされ、配列の次の要素a[3]xa[3]+c[3]が計算
される。
の処理がなされ、配列の次の要素a[3]xa[3]+c[3]が計算
される。
【０１２０】第４の演算部200 では、サイクル#5と同様
の処理がなされ、配列の次の要素b[2]xb[2] が計算され
る。
の処理がなされ、配列の次の要素b[2]xb[2] が計算され
る。
【０１２１】第５の演算部210 では、サイクル#5と同様
の処理がなされ、配列の次の要素a[1]xa[1]+b[1]xb[1]+
c[1]が計算される。
の処理がなされ、配列の次の要素a[1]xa[1]+b[1]xb[1]+
c[1]が計算される。
【０１２２】第２の制御部120 の実行可能判断部170
は、第５の演算部210 の実行可能判断信号をネットワー
ク240 の実行可能判断信号176 を介して受け、書き込み
が可能なことを判断する[U000]。
は、第５の演算部210 の実行可能判断信号をネットワー
ク240 の実行可能判断信号176 を介して受け、書き込み
が可能なことを判断する[U000]。
【０１２３】更に、第３のメモリ102 は、実行可能判断
部170 からの実行可能判断信号166 を受け、第５の演算
部210 からの結果データをネットワーク240 のデータ線
175 を介して受け、ライトポインタ162 が示すアドレス
に結果データd[0]として書き込む。同時に、第２の制御
部120 のライトポインタ162 の値は、その後、+1だけ増
加する[U001]。
部170 からの実行可能判断信号166 を受け、第５の演算
部210 からの結果データをネットワーク240 のデータ線
175 を介して受け、ライトポインタ162 が示すアドレス
に結果データd[0]として書き込む。同時に、第２の制御
部120 のライトポインタ162 の値は、その後、+1だけ増
加する[U001]。
【０１２４】( サイクル #7)第１の制御部50及び第２の
メモリ100 では、サイクル#5と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
メモリ100 では、サイクル#5と同様の動作がなされ、
ａ，ｂ，ｃの配列の次のデータが読み出され、ポインタ
60の値は更にアドレス１つ分だけインクリメントされる
[T000][T001]。
【０１２５】第２の演算部30では、サイクル#6と同様の
処理がなされ、配列の次の要素a[5]xa[5] が計算され
る。
処理がなされ、配列の次の要素a[5]xa[5] が計算され
る。
【０１２６】第３の演算部130 では、サイクル#6と同様
の処理がなされ、配列の次の要素a[4]xa[4]+c[4]が計算
される。
の処理がなされ、配列の次の要素a[4]xa[4]+c[4]が計算
される。
【０１２７】第４の演算部200 では、サイクル#6と同様
の処理がなされ、配列の次の要素b[3]xb[3] が計算され
る。
の処理がなされ、配列の次の要素b[3]xb[3] が計算され
る。
【０１２８】第５の演算部210 では、サイクル#6と同様
の処理がなされ、配列の次の要素a[2]xa[2]+b[2]xb[2]+
c[2]が計算される。
の処理がなされ、配列の次の要素a[2]xa[2]+b[2]xb[2]+
c[2]が計算される。
【０１２９】第３のメモリ102 では、サイクル#6と同様
の処理がなされ、配列の次の要素d[1]が格納される。ラ
イトポインタ162 の値は、１つ分だけインクリメントさ
れる。
の処理がなされ、配列の次の要素d[1]が格納される。ラ
イトポインタ162 の値は、１つ分だけインクリメントさ
れる。
【０１３０】以降の各サイクルでは、同様の処理がなさ
れ、第１の制御部50及び第２のメモリ100 では、ポイン
タ60とライトポインタ62とが同じ数“100 ”になるまで
処理が繰り返される。また、第２の制御部120 では、第
１の制御部50で生成される実行可能判断信号をサイクル
#6からサイクル105 までカウントし、100 サイクル分だ
け結果データd[0]-d[99]を格納して、プログラムの処理
を終了する。また、第１の演算部20では、実行プログラ
ムで定められたタイミングで、定期的に第２の制御部12
0 におけるライトポインタ162 を参照し、その数値が
“100 ”になっているか否かを判断することにより、こ
のプログラムが終了したかどうかを判断する[S003],[S0
04] 。
れ、第１の制御部50及び第２のメモリ100 では、ポイン
タ60とライトポインタ62とが同じ数“100 ”になるまで
処理が繰り返される。また、第２の制御部120 では、第
１の制御部50で生成される実行可能判断信号をサイクル
#6からサイクル105 までカウントし、100 サイクル分だ
け結果データd[0]-d[99]を格納して、プログラムの処理
を終了する。また、第１の演算部20では、実行プログラ
ムで定められたタイミングで、定期的に第２の制御部12
0 におけるライトポインタ162 を参照し、その数値が
“100 ”になっているか否かを判断することにより、こ
のプログラムが終了したかどうかを判断する[S003],[S0
04] 。
【０１３１】ここで、[ プログラム1]のような第２の演
算部30/ 第３の演算部130 のみで処理される場合であれ
ば、演算処理に必要とするサイクルが“２”であるが、
[ プログラム2]のように、第２の演算部30/ 第３の演算
部130 を経て、第４の演算部200/第５の演算部210 で処
理を行なうようにネットワーク240 を組み換えた場合に
は、演算処理に必要とするサイクルが“４”になる。
算部30/ 第３の演算部130 のみで処理される場合であれ
ば、演算処理に必要とするサイクルが“２”であるが、
[ プログラム2]のように、第２の演算部30/ 第３の演算
部130 を経て、第４の演算部200/第５の演算部210 で処
理を行なうようにネットワーク240 を組み換えた場合に
は、演算処理に必要とするサイクルが“４”になる。
【０１３２】つまり、このようなデータの送出側におい
て、データに対して、データが実行可能か否か（つま
り、データが存在するか否か）を示す実行可能判断信号
を付加することにより、その先での演算段数が可変にな
っても、データの書き込み側においてこれを判断するこ
とにより、送られてくるデータを同様に書き込むことが
可能になる。更に、メモリと各演算部との間に複数のパ
スを持つネットワークを配置し、これを切替えることに
より、より柔軟なプログラム性が実現できる。
て、データに対して、データが実行可能か否か（つま
り、データが存在するか否か）を示す実行可能判断信号
を付加することにより、その先での演算段数が可変にな
っても、データの書き込み側においてこれを判断するこ
とにより、送られてくるデータを同様に書き込むことが
可能になる。更に、メモリと各演算部との間に複数のパ
スを持つネットワークを配置し、これを切替えることに
より、より柔軟なプログラム性が実現できる。
【０１３３】（第２の実施の形態）図１０は、本発明の
第２の実施の形態のデータ処理装置を示す。
第２の実施の形態のデータ処理装置を示す。
【０１３４】前記第１の実施の形態と異なる点は、第１
の演算部20から各制御部50，120 ，250 に対して、各メ
モリ100,260 に格納された配列データａ，ｂ，ｃ，ｄ，
ｅ，ｆを送り始めるサイクルを示す同期信号600 を入力
する点である。
の演算部20から各制御部50，120 ，250 に対して、各メ
モリ100,260 に格納された配列データａ，ｂ，ｃ，ｄ，
ｅ，ｆを送り始めるサイクルを示す同期信号600 を入力
する点である。
【０１３５】また、更に、第１の実施の形態と異なる点
は、第１の制御部、第２のメモリ、第２の演算部及び第
３の演算部と、第２の制御部、第３のメモリ、第４の演
算部及び第５の演算部と、第３の制御部、第４のメモ
リ、第６の演算部及び第７の演算部との間のネットワー
ク240 に対して、各々のバスを分離するためのバススイ
ッチ350,360(352,354,356,358,362,364,366,368)を設け
た点である。
は、第１の制御部、第２のメモリ、第２の演算部及び第
３の演算部と、第２の制御部、第３のメモリ、第４の演
算部及び第５の演算部と、第３の制御部、第４のメモ
リ、第６の演算部及び第７の演算部との間のネットワー
ク240 に対して、各々のバスを分離するためのバススイ
ッチ350,360(352,354,356,358,362,364,366,368)を設け
た点である。
【０１３６】前記バススイッチは、スイッチをONするこ
とにより、双方向に導通することが可能であり、また、
OFF にすることにより、各スイッチ間で個別にデータの
やり取りが行ない得る。従って、これ等バススイッチを
切替えることにより、より高いプログラム性が得られ
る。
とにより、双方向に導通することが可能であり、また、
OFF にすることにより、各スイッチ間で個別にデータの
やり取りが行ない得る。従って、これ等バススイッチを
切替えることにより、より高いプログラム性が得られ
る。
【０１３７】第２の実施の形態では、次のプログラムを
考える。
考える。
【０１３８】 この[ プログラム3]が前記[ プログラム2]と異なる点
は、演算される入力データ配列数が多いことである。つ
まり、既述の原理の説明では、データ線１本当りに３デ
ータを送ることとしているので、前記のようなプログラ
ムでは、複数のメモリに渡り格納し、これを演算部分に
送る必要がある。
は、演算される入力データ配列数が多いことである。つ
まり、既述の原理の説明では、データ線１本当りに３デ
ータを送ることとしているので、前記のようなプログラ
ムでは、複数のメモリに渡り格納し、これを演算部分に
送る必要がある。
【０１３９】このため、演算の最終段(g[iii]= t1*t2;)
において、お互いの入力データ(t1,t2) の同期を取る必
要がある。また、取り扱うデータ配列数が多いため(6種
類) に、それだけネットワークの使用度も高くなる。
において、お互いの入力データ(t1,t2) の同期を取る必
要がある。また、取り扱うデータ配列数が多いため(6種
類) に、それだけネットワークの使用度も高くなる。
【０１４０】ネットワークの切替え方を以下のようにす
ることにより、前記プログラムを実現することが可能に
なる。以下の内容は、プログラムのコンパイル時にコン
パイラ等によって生成される内容であり、例えば、実行
プログラム上に設定データとして格納されている。
ることにより、前記プログラムを実現することが可能に
なる。以下の内容は、プログラムのコンパイル時にコン
パイラ等によって生成される内容であり、例えば、実行
プログラム上に設定データとして格納されている。
【０１４１】図１１は、本実施の形態において、ネット
ワーク構成線により構成されたネットワークにおけるデ
ータの流れを説明する図である。
ワーク構成線により構成されたネットワークにおけるデ
ータの流れを説明する図である。
【０１４２】図１０に示したデータ処理装置において、
[ プログラム3]を実行するためには、図１１に示すよう
に、第１の制御部50の実行可能判断信号270 と、第２の
メモリ100 のデータ線324 とのペアを、ネットワーク24
0 の実行可能判断信号172 とデータ線171 とに出力する
ように、出力バススイッチ182 を切替えると共に、実行
可能判断信号172 とデータ線171 から第２の演算部30へ
信号を出力するように、入力バススイッチ180 を切替え
る。また、第３の演算部130 からの実行可能判断信号27
6 とデータ線322 とを、ネットワーク240 の実行可能判
断信号174 とデータ線173 とに出力するように出力バス
スイッチ184 を切替える。
[ プログラム3]を実行するためには、図１１に示すよう
に、第１の制御部50の実行可能判断信号270 と、第２の
メモリ100 のデータ線324 とのペアを、ネットワーク24
0 の実行可能判断信号172 とデータ線171 とに出力する
ように、出力バススイッチ182 を切替えると共に、実行
可能判断信号172 とデータ線171 から第２の演算部30へ
信号を出力するように、入力バススイッチ180 を切替え
る。また、第３の演算部130 からの実行可能判断信号27
6 とデータ線322 とを、ネットワーク240 の実行可能判
断信号174 とデータ線173 とに出力するように出力バス
スイッチ184 を切替える。
【０１４３】バススイッチ350 では、バススイッチ352
は、第１の制御部50、第２のメモリ100 、第２の演算部
30、及び第３の演算部130 で個別にデータを必要とする
ため、OFF に設定し、また、バススイッチ354 は、第３
の演算部130 の結果を第４の演算部200 に送る必要があ
るため、ONに設定する。
は、第１の制御部50、第２のメモリ100 、第２の演算部
30、及び第３の演算部130 で個別にデータを必要とする
ため、OFF に設定し、また、バススイッチ354 は、第３
の演算部130 の結果を第４の演算部200 に送る必要があ
るため、ONに設定する。
【０１４４】第３の制御部250 の実行可能判断信号286
と第４のメモリ260 のデータ線336 とのペアを、ネット
ワーク240 の実行可能判断信号172 とデータ線171 に出
力するように出力バススイッチ194 を切替えると共に、
実行可能判断信号172 とデータ線171 とから第６の演算
部220 に信号を入力するように、入力バススイッチ192
を切替え、更に、第７の演算部230 からの実行可能判断
信号284 とデータ線334 とをネットワーク240 の実行可
能判断信号174 とデータ線173 に出力するように出力バ
ススイッチ196 を切替える。
と第４のメモリ260 のデータ線336 とのペアを、ネット
ワーク240 の実行可能判断信号172 とデータ線171 に出
力するように出力バススイッチ194 を切替えると共に、
実行可能判断信号172 とデータ線171 とから第６の演算
部220 に信号を入力するように、入力バススイッチ192
を切替え、更に、第７の演算部230 からの実行可能判断
信号284 とデータ線334 とをネットワーク240 の実行可
能判断信号174 とデータ線173 に出力するように出力バ
ススイッチ196 を切替える。
【０１４５】バススイッチ360 では、バススイッチ262
は第３の制御部250 、第４のメモリ260 、第６の演算部
220 及び第７の演算部230 で個別にデータを必要とする
ので、OFF に設定し、また、バススイッチ364 は第７の
演算部230 の結果を第４の演算部200 に送る必要がある
ので、ONに設定する。
は第３の制御部250 、第４のメモリ260 、第６の演算部
220 及び第７の演算部230 で個別にデータを必要とする
ので、OFF に設定し、また、バススイッチ364 は第７の
演算部230 の結果を第４の演算部200 に送る必要がある
ので、ONに設定する。
【０１４６】実行可能判断信号174 とデータ線173 とを
第４の演算部200 へ入力するように、入力バススイッチ
186 を切替えると共に、第５の演算部210 からの実行可
能判断信号280 とデータ線328 とをネットワーク240 の
実行可能判断信号176 とデータ線175 とに出力するよう
に、出力バススイッチ190 を切替える。更に、ネットワ
ーク240 の実行可能判断信号176 とデータ線175 とから
第２の制御部120 への実行可能信号276 とデータ線330
に信号を入力するように、入力バススイッチ188 を切替
える。以上により、前記と同様の動作が行い得る。
第４の演算部200 へ入力するように、入力バススイッチ
186 を切替えると共に、第５の演算部210 からの実行可
能判断信号280 とデータ線328 とをネットワーク240 の
実行可能判断信号176 とデータ線175 とに出力するよう
に、出力バススイッチ190 を切替える。更に、ネットワ
ーク240 の実行可能判断信号176 とデータ線175 とから
第２の制御部120 への実行可能信号276 とデータ線330
に信号を入力するように、入力バススイッチ188 を切替
える。以上により、前記と同様の動作が行い得る。
【０１４７】図１２及び図１３は、本発明の第２実施の
形態の基本的な動作フローを説明する図である。図１４
及び図１５は、本発明の第２実施の形態の[ プログラム
3]における各部でのデータを説明する図である。
形態の基本的な動作フローを説明する図である。図１４
及び図１５は、本発明の第２実施の形態の[ プログラム
3]における各部でのデータを説明する図である。
【０１４８】以下、本発明の第２の実施の形態を図１
０、図１１、図１２、図１３、図１４及び図１５を用い
て説明する。
０、図１１、図１２、図１３、図１４及び図１５を用い
て説明する。
【０１４９】( サイクル #0 以前)本発明におけるデー
タ処理装置のための実行プログラム及び入力データは、
コンパイラ又はアセンブラによって生成され、プログラ
ムローダにより事前に第１のメモリ10へ格納される[S10
0]。
タ処理装置のための実行プログラム及び入力データは、
コンパイラ又はアセンブラによって生成され、プログラ
ムローダにより事前に第１のメモリ10へ格納される[S10
0]。
【０１５０】つまり、入力データ配列ａ、ｂ、ｃ、ｄ、
ｅ、ｆは、入力データ６として、第１のメモリ10の中に
格納され。更に、実行プログラム４には、本発明に係る
以下に行なう動作についてのフローが格納されている。
ここで、プログラムローダとしては、外部プロセッサ等
が考えられるが、本発明に関して主要な点でないので、
説明を省略する。
ｅ、ｆは、入力データ６として、第１のメモリ10の中に
格納され。更に、実行プログラム４には、本発明に係る
以下に行なう動作についてのフローが格納されている。
ここで、プログラムローダとしては、外部プロセッサ等
が考えられるが、本発明に関して主要な点でないので、
説明を省略する。
【０１５１】第１の演算部20は、第１のメモリ10の実行
プログラムを受け取り、第１の制御部50のポインタ60及
びライトポインタ62を各々“０”に初期化する。第１の
演算部20は、第１のメモリ10の実行プログラムを受け取
り、第２の制御部120 のポインタ160 及びライトポイン
タ162 を各々“０”に初期化する。更に、第１の演算部
20は、第１のメモリ10の実行プログラムを受け取り、第
３の制御部250 のポインタ及びライトポインタを各々
“０”に初期化する。第１の演算部20は、第１のメモリ
10の実行プログラムを受け取り、各入力バススイッチ、
各出力バススイッチ及び各バススイッチの接続構成を、
先に示したようにネットワーク構成線400 により設定す
る[S101]。
プログラムを受け取り、第１の制御部50のポインタ60及
びライトポインタ62を各々“０”に初期化する。第１の
演算部20は、第１のメモリ10の実行プログラムを受け取
り、第２の制御部120 のポインタ160 及びライトポイン
タ162 を各々“０”に初期化する。更に、第１の演算部
20は、第１のメモリ10の実行プログラムを受け取り、第
３の制御部250 のポインタ及びライトポインタを各々
“０”に初期化する。第１の演算部20は、第１のメモリ
10の実行プログラムを受け取り、各入力バススイッチ、
各出力バススイッチ及び各バススイッチの接続構成を、
先に示したようにネットワーク構成線400 により設定す
る[S101]。
【０１５２】また、第１の制御部50及び第３の制御部25
0 の実行可能判断部では、各サイクル毎にポインタ、ラ
イトポインタの値及び同期信号600 を参照して、第２の
メモリ100 及び第４のメモリ260 に実行できるデータが
存在せず、実行開始ができないことを判断している[T10
0]。
0 の実行可能判断部では、各サイクル毎にポインタ、ラ
イトポインタの値及び同期信号600 を参照して、第２の
メモリ100 及び第４のメモリ260 に実行できるデータが
存在せず、実行開始ができないことを判断している[T10
0]。
【０１５３】更に、第２の制御部120 の実行可能判断部
170 では、各サイクル毎に第３の演算部130 からの実行
可能判断信号150 を受け取り、書き込みデータが存在し
ないことを判断している[U100]。
170 では、各サイクル毎に第３の演算部130 からの実行
可能判断信号150 を受け取り、書き込みデータが存在し
ないことを判断している[U100]。
【０１５４】第１の演算部20は、第１のメモリ10の実行
プログラムを受け取り、第１の演算部20は、第１のメモ
リ10から配列ａ，ｂ，ｃの100 ワードのデータを受け取
り、これ等を順次第２のメモリ100 に書き込む。更に、
“100 ”という数を第１の制御部50のライトポインタ62
に、更にポインタ60には“０”を書き込む。[S102]ま
た、同様に、第４のメモリ260 にも、配列ｄ、ｅ、ｆの
100 ワードを書き込み、更に、同様に、第３の制御部25
0 のライトポインタ及びポインタを各々“100 ”と
“０”とに設定する。
プログラムを受け取り、第１の演算部20は、第１のメモ
リ10から配列ａ，ｂ，ｃの100 ワードのデータを受け取
り、これ等を順次第２のメモリ100 に書き込む。更に、
“100 ”という数を第１の制御部50のライトポインタ62
に、更にポインタ60には“０”を書き込む。[S102]ま
た、同様に、第４のメモリ260 にも、配列ｄ、ｅ、ｆの
100 ワードを書き込み、更に、同様に、第３の制御部25
0 のライトポインタ及びポインタを各々“100 ”と
“０”とに設定する。
【０１５５】( サイクル #0)第１の演算部20は、第１の
メモリ10の実行プログラムを受け取り、同期信号線600
に同期信号を計算開始信号として出力する[S103]。
メモリ10の実行プログラムを受け取り、同期信号線600
に同期信号を計算開始信号として出力する[S103]。
【０１５６】( サイクル #1)第１の制御部50は、ライト
ポインタ62とポインタ60とを比較し、更に同期信号線60
0 を参照し、ポインタが“０”であり、ライトポインタ
62が“100 ”に設定され、且つ、同期信号が示されたの
で、読み出し可能であるとを判断し、これを第２のメモ
リ100 に出力すると共にネットワーク240 の実行可能判
断信号172 を介して第２の演算部30へ送り出す。第２の
メモリ100 では、この信号を元にデータ配列ａ，ｂ，ｃ
の最初のデータa[0],b[0],c[0]をネットワーク240 のデ
ータ線171 に送り出す。また、ポインタ60の値は、配列
の１つ分だけインクリメントされる[T100],[T101] 。
ポインタ62とポインタ60とを比較し、更に同期信号線60
0 を参照し、ポインタが“０”であり、ライトポインタ
62が“100 ”に設定され、且つ、同期信号が示されたの
で、読み出し可能であるとを判断し、これを第２のメモ
リ100 に出力すると共にネットワーク240 の実行可能判
断信号172 を介して第２の演算部30へ送り出す。第２の
メモリ100 では、この信号を元にデータ配列ａ，ｂ，ｃ
の最初のデータa[0],b[0],c[0]をネットワーク240 のデ
ータ線171 に送り出す。また、ポインタ60の値は、配列
の１つ分だけインクリメントされる[T100],[T101] 。
【０１５７】第３の制御部250 及び第４のメモリ260 で
も同様の動作が実行される。このような動作は、各々の
制御部及びメモリにおいて、各サイクル毎に、ポインタ
がライトポインタの値と同じ“100 ”になるまでは、継
続的に実行される。
も同様の動作が実行される。このような動作は、各々の
制御部及びメモリにおいて、各サイクル毎に、ポインタ
がライトポインタの値と同じ“100 ”になるまでは、継
続的に実行される。
【０１５８】( サイクル #2)第１の制御部50及び第２の
メモリ100 では、サイクル#1と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#1と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０１５９】第３の制御部250 及び第４のメモリ260 で
は、サイクル#1と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
は、サイクル#1と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
【０１６０】第２の演算部30では、ネットワーク240 の
データ線171 から第２のメモリ100 の３種類のデータを
受け取り、乗算操作であるa[0]xb[0] を行ない、更に、
第１の制御部50からの実行可能判断信号72を一時的に１
サイクルだけ遅延し、処理結果データ(a[0]xb[0]),c
[0]、及び遅延した実行可能判断信号を第３の演算部130
へ送り出す。この第２の演算部30の動作も、各サイク
ル毎に実行されている。
データ線171 から第２のメモリ100 の３種類のデータを
受け取り、乗算操作であるa[0]xb[0] を行ない、更に、
第１の制御部50からの実行可能判断信号72を一時的に１
サイクルだけ遅延し、処理結果データ(a[0]xb[0]),c
[0]、及び遅延した実行可能判断信号を第３の演算部130
へ送り出す。この第２の演算部30の動作も、各サイク
ル毎に実行されている。
【０１６１】第６の演算部220 では、ネットワーク240
のデータ線171 から第４のメモリ260 の３種類のデータ
を受け取り、乗算操作であるd[0]xe[0] を行ない、更
に、一次的に第３の制御部250 からの実行可能判断信号
286 を一時的に１サイクルだけ遅延し、処理結果データ
(d[0]xe[0]),f[0]、及び遅延した実行可能判断信号を第
７の演算部230 へ送り出す。この第６の演算部220 の動
作も、各サイクル毎に実行される。
のデータ線171 から第４のメモリ260 の３種類のデータ
を受け取り、乗算操作であるd[0]xe[0] を行ない、更
に、一次的に第３の制御部250 からの実行可能判断信号
286 を一時的に１サイクルだけ遅延し、処理結果データ
(d[0]xe[0]),f[0]、及び遅延した実行可能判断信号を第
７の演算部230 へ送り出す。この第６の演算部220 の動
作も、各サイクル毎に実行される。
【０１６２】( サイクル #3)第１の制御部50及び第２の
メモリ100 では、サイクル#2と同様の動作がなされ、ポ
インタの値60は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#2と同様の動作がなされ、ポ
インタの値60は更にアドレス１つ分だけインクリメント
される。
【０１６３】第３の制御部250 及び第４のメモリ260 で
は、サイクル#2と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
は、サイクル#2と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
【０１６４】第２の演算部30では、サイクル#2と同様の
処理がなされ、配列の次の要素a[1]xb[1] が計算され
る。
処理がなされ、配列の次の要素a[1]xb[1] が計算され
る。
【０１６５】第６の演算部220 では、サイクル#2と同様
の処理がなされ、配列の次の要素d[1]xe[1] が計算され
る。
の処理がなされ、配列の次の要素d[1]xe[1] が計算され
る。
【０１６６】第３の演算部130 では、第２の演算部30か
らの処理結果データを受け取り、加算a[0]xb[0]+c[0]を
行ない、更に、一時的に第２の演算部30からの実行可能
判断信号を１サイクルだけ遅延し、処理結果データa[0]
xb[0]+c[0]、及び遅延した実行可能判断信号をネットワ
ーク240 の実行可能判断信号174 とデータ線173 とに送
り出す。
らの処理結果データを受け取り、加算a[0]xb[0]+c[0]を
行ない、更に、一時的に第２の演算部30からの実行可能
判断信号を１サイクルだけ遅延し、処理結果データa[0]
xb[0]+c[0]、及び遅延した実行可能判断信号をネットワ
ーク240 の実行可能判断信号174 とデータ線173 とに送
り出す。
【０１６７】第７の演算部230 では、第６の演算部220
からの処理結果データを受け取り、加算d[0]xe[0]+f[0]
を行ない、更に、一時的に第６の演算部220 からの実行
可能判断信号を１サイクルだけ遅延し、処理結果データ
d[0]xe[0]+f[0]、及び遅延した実行可能判断信号をネッ
トワーク240 の実行可能判断信号174 とデータ線173 と
に送り出す。
からの処理結果データを受け取り、加算d[0]xe[0]+f[0]
を行ない、更に、一時的に第６の演算部220 からの実行
可能判断信号を１サイクルだけ遅延し、処理結果データ
d[0]xe[0]+f[0]、及び遅延した実行可能判断信号をネッ
トワーク240 の実行可能判断信号174 とデータ線173 と
に送り出す。
【０１６８】( サイクル #4)第１の制御部50及び第２の
メモリ100 では、サイクル#3と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#3と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０１６９】第３の制御部250 及び第４のメモリ260 で
は、サイクル#3と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
は、サイクル#3と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
【０１７０】第２の演算部30では、サイクル#3と同様の
処理がなされ、配列の次の要素a[2]xa[2] が計算され
る。
処理がなされ、配列の次の要素a[2]xa[2] が計算され
る。
【０１７１】第６の演算部220 では、サイクル#3と同様
の処理がなされ、配列の次の要素d[2]xe[2] が計算され
る。
の処理がなされ、配列の次の要素d[2]xe[2] が計算され
る。
【０１７２】第３の演算部130 では、サイクル#3と同様
の処理がなされ、配列の次の要素a[1]xb[1]+c[1]が計算
される。
の処理がなされ、配列の次の要素a[1]xb[1]+c[1]が計算
される。
【０１７３】第７の演算部230 では、サイクル#3と同様
の処理がなされ、配列の次の要素d[1]xe[1]+f[1]が計算
される。
の処理がなされ、配列の次の要素d[1]xe[1]+f[1]が計算
される。
【０１７４】第４の演算部200 では、ネットワーク240
のデータ線173 から第３の演算部130 からの処理結果t1
(=a[0]xb[0]+c[0]) と、第７の演算部230 からの処理結
果t2(=d[0]xe[0]+f[0]) と、各々の制御部からの実行可
能判断信号とを同時に受け取り、この両者の乗算t1xt2
を行ない、更に、一時的に実行可能判断信号を１サイク
ルだけ遅延し、処理結果データ及び遅延した実行可能判
断信号を第５の演算部210 へ送り出す。
のデータ線173 から第３の演算部130 からの処理結果t1
(=a[0]xb[0]+c[0]) と、第７の演算部230 からの処理結
果t2(=d[0]xe[0]+f[0]) と、各々の制御部からの実行可
能判断信号とを同時に受け取り、この両者の乗算t1xt2
を行ない、更に、一時的に実行可能判断信号を１サイク
ルだけ遅延し、処理結果データ及び遅延した実行可能判
断信号を第５の演算部210 へ送り出す。
【０１７５】ここで、#0サイクルによって、同期信号線
を生成することにより、第２のメモリ100 及び第４のメ
モリ260 からの同サイクルでのデータ送信が行なわれ
て、このサイクルでの第４の演算部200 への処理結果t
1、t2の同時入力が可能となっている。
を生成することにより、第２のメモリ100 及び第４のメ
モリ260 からの同サイクルでのデータ送信が行なわれ
て、このサイクルでの第４の演算部200 への処理結果t
1、t2の同時入力が可能となっている。
【０１７６】( サイクル #5)第１の制御部50及び第２の
メモリ100 では、サイクル#4と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#4と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０１７７】第３の制御部250 及び第４のメモリ260 で
は、サイクル#4と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
は、サイクル#4と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
【０１７８】第２の演算部30では、サイクル#4と同様の
処理がなされ、配列の次の要素a[3]xa[3] が計算され
る。
処理がなされ、配列の次の要素a[3]xa[3] が計算され
る。
【０１７９】第６の演算部220 では、サイクル#4と同様
の処理がなされ、配列の次の要素d[3]xe[3] が計算され
る。
の処理がなされ、配列の次の要素d[3]xe[3] が計算され
る。
【０１８０】第３の演算部130 では、サイクル#4と同様
の処理がなされ、配列の次の要素a[2]xb[2]+c[2]が計算
される。
の処理がなされ、配列の次の要素a[2]xb[2]+c[2]が計算
される。
【０１８１】第７の演算部230 では、サイクル#4と同様
の処理がなされ、配列の次の要素d[2]xe[2]+f[2]が計算
される。
の処理がなされ、配列の次の要素d[2]xe[2]+f[2]が計算
される。
【０１８２】第４の演算部200 では、サイクル#4と同様
の処理がなされ、配列の次の要素t1xt2 が計算される。
の処理がなされ、配列の次の要素t1xt2 が計算される。
【０１８３】第５の演算部210 では、第４の演算部200
からの処理結果データを受け取り、加算に対する処理が
ないので、第４の演算部200 から受けたデータ自体と、
更に、第４の演算部200 からの実行可能判断信号を一時
的に１サイクルだけ遅延した実行可能判断信号とを、ネ
ットワーク240 の実行可能判断信号176 とデータ線175
とに送り出す。
からの処理結果データを受け取り、加算に対する処理が
ないので、第４の演算部200 から受けたデータ自体と、
更に、第４の演算部200 からの実行可能判断信号を一時
的に１サイクルだけ遅延した実行可能判断信号とを、ネ
ットワーク240 の実行可能判断信号176 とデータ線175
とに送り出す。
【０１８４】( サイクル #6)第１の制御部50及び第２の
メモリ100 では、サイクル#5と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#5と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０１８５】第３の制御部250 及び第４のメモリ260 で
は、サイクル#5と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
は、サイクル#5と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
【０１８６】第２の演算部30では、サイクル#5と同様の
処理がなされ、配列の次の要素a[4]xb[4] が計算され
る。
処理がなされ、配列の次の要素a[4]xb[4] が計算され
る。
【０１８７】第６の演算部220 では、サイクル#5と同様
の処理がなされ、配列の次の要素d[4]xe[4] が計算され
る。
の処理がなされ、配列の次の要素d[4]xe[4] が計算され
る。
【０１８８】第３の演算部130 では、サイクル#5と同様
の処理がなされ、配列の次の要素a[3]xb[3]+c[3]が計算
される。
の処理がなされ、配列の次の要素a[3]xb[3]+c[3]が計算
される。
【０１８９】第７の演算部230 では、サイクル#5と同様
の処理がなされ、配列の次の要素d[3]xe[3]+f[3]が計算
される。
の処理がなされ、配列の次の要素d[3]xe[3]+f[3]が計算
される。
【０１９０】第４の演算部200 では、サイクル#5と同様
の処理がなされ、配列の次の要素t1xt2 が計算される。
の処理がなされ、配列の次の要素t1xt2 が計算される。
【０１９１】第５の演算部210 では、サイクル#5と同様
の処理がなされ、第４の演算部200 からのデータをその
まま出力する。
の処理がなされ、第４の演算部200 からのデータをその
まま出力する。
【０１９２】第３のメモリ102 は、ネットワーク240 の
実行可能判断信号176 を受け、書き込みが可能なことを
判断し、データ線175 からの結果データをライトポイン
タ162 のアドレスに、結果データg[0]として書き込む。
同時に、第２の制御部120 のライトポインタ162 の値
は、その後、+1だけ増加する。
実行可能判断信号176 を受け、書き込みが可能なことを
判断し、データ線175 からの結果データをライトポイン
タ162 のアドレスに、結果データg[0]として書き込む。
同時に、第２の制御部120 のライトポインタ162 の値
は、その後、+1だけ増加する。
【０１９３】( サイクル #7)第１の制御部50及び第２の
メモリ100 では、サイクル#6と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#6と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０１９４】第３の制御部250 及び第４のメモリ260 で
は、サイクル#6と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
は、サイクル#6と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
【０１９５】第２の演算部30では、サイクル#6と同様の
処理がなされ、配列の次の要素a[5]xb[5] が計算され
る。
処理がなされ、配列の次の要素a[5]xb[5] が計算され
る。
【０１９６】第６の演算部220 では、サイクル#6と同様
の処理がなされ、配列の次の要素d[5]xe[5] が計算され
る。
の処理がなされ、配列の次の要素d[5]xe[5] が計算され
る。
【０１９７】第３の演算部130 では、サイクル#6と同様
の処理がなされ、配列の次の要素a[4]xb[4]+c[4]が計算
される。
の処理がなされ、配列の次の要素a[4]xb[4]+c[4]が計算
される。
【０１９８】第７の演算部230 では、サイクル#6と同様
の処理がなされ、配列の次の要素d[4]xe[4]+f[4]が計算
される。
の処理がなされ、配列の次の要素d[4]xe[4]+f[4]が計算
される。
【０１９９】第４の演算部200 では、サイクル#6と同様
の処理がなされ、配列の次の要素t1xt2 が計算される。
の処理がなされ、配列の次の要素t1xt2 が計算される。
【０２００】第５の演算部210 では、サイクル#6と同様
の処理がなされ、第４の演算部200 からのデータをその
まま出力する。
の処理がなされ、第４の演算部200 からのデータをその
まま出力する。
【０２０１】また、第３のメモリ102 では、サイクル#6
と同様の処理がなされ、配列の次の要素d[1]が格納され
て、ライトポインタ162 の値は１つ分だけインクリメン
トされる。
と同様の処理がなされ、配列の次の要素d[1]が格納され
て、ライトポインタ162 の値は１つ分だけインクリメン
トされる。
【０２０２】以降の各サイクルでは、同様の処理がなさ
れ、第１の制御部50及び第２のメモリ100 と、第３の制
御部250 及び第４のメモリ260 とでは、ポインタとライ
トポインタとの各値が同じ数“100 ”になるまで繰り返
される。
れ、第１の制御部50及び第２のメモリ100 と、第３の制
御部250 及び第４のメモリ260 とでは、ポインタとライ
トポインタとの各値が同じ数“100 ”になるまで繰り返
される。
【０２０３】また、第２の制御部120 では、第１の制御
部50で生成される実行可能判断信号をサイクル#6からサ
イクル105 までカウントし、100 サイクル分だけ結果デ
ータd[0]-d[99]を格納した時点で、プログラムの処理を
終了する。
部50で生成される実行可能判断信号をサイクル#6からサ
イクル105 までカウントし、100 サイクル分だけ結果デ
ータd[0]-d[99]を格納した時点で、プログラムの処理を
終了する。
【０２０４】また、第１の演算部20では、実行プログラ
ムで定められたタイミングで、定期的に第２の制御部12
0 におけるライトポインタ162 の値を参照し、その数値
が“100 ”になっているかどうかを判断して、プログラ
ムが終了したか否かを判断する[S104],[S105] 。
ムで定められたタイミングで、定期的に第２の制御部12
0 におけるライトポインタ162 の値を参照し、その数値
が“100 ”になっているかどうかを判断して、プログラ
ムが終了したか否かを判断する[S104],[S105] 。
【０２０５】つまり、[ プログラム3]では、第１の演算
部20から、第１の制御部50と第３の制御部250 の各実行
可能判断部に対して、読み出し開始を示す同期信号600
を出力し、この同期信号を参照して、第２のメモリ100
及び第４のメモリ260 からの配列データ及び実行可能判
断信号を同期させることにより、第４の演算部200 での
データ入力の同期が行なえるので、実行を行なう配列デ
ータの数が多くなった際にも、誤りなくプログラムの実
行が可能となる。
部20から、第１の制御部50と第３の制御部250 の各実行
可能判断部に対して、読み出し開始を示す同期信号600
を出力し、この同期信号を参照して、第２のメモリ100
及び第４のメモリ260 からの配列データ及び実行可能判
断信号を同期させることにより、第４の演算部200 での
データ入力の同期が行なえるので、実行を行なう配列デ
ータの数が多くなった際にも、誤りなくプログラムの実
行が可能となる。
【０２０６】更に、各制御部、メモリ及び演算部間にお
けるネットワーク240 において、各々の実行可能判断信
号及びデータ線を孤立又は接続するバススイッチ250 、
260 を設けることにより、より多数の本数のデータの接
続が可能となる。
けるネットワーク240 において、各々の実行可能判断信
号及びデータ線を孤立又は接続するバススイッチ250 、
260 を設けることにより、より多数の本数のデータの接
続が可能となる。
【０２０７】（第３の実施の形態）図１６は、本発明の
第３の実施の形態のデータ処理装置を示す。
第３の実施の形態のデータ処理装置を示す。
【０２０８】前記第２の実施の形態と異なる点は、第１
の演算部20から各制御部に対して同期信号600 が送出さ
れた後に挿入する遅延サイクルを格納する遅延サイクル
数レジスタ700,710,720 を設けた点である。この遅延サ
イクル数レジスタを設けることにより、各制御部でのデ
ータ送信開始サイクルを個別に設定することが可能にな
る。
の演算部20から各制御部に対して同期信号600 が送出さ
れた後に挿入する遅延サイクルを格納する遅延サイクル
数レジスタ700,710,720 を設けた点である。この遅延サ
イクル数レジスタを設けることにより、各制御部でのデ
ータ送信開始サイクルを個別に設定することが可能にな
る。
【０２０９】本第３の実施の形態では、次のプログラム
を考える。
を考える。
【０２１０】 本[ プログラム4]が前記[ プログラム3]と異なる点は、
結果データt2を求めるための演算段数(0段) が、t1の演
算段数(2段) と異なるので、この結果データを求める演
算の際に同期を取るためには、この演算段数の差(2段)
だけ、遅らせる手段が必要となる点である。
結果データt2を求めるための演算段数(0段) が、t1の演
算段数(2段) と異なるので、この結果データを求める演
算の際に同期を取るためには、この演算段数の差(2段)
だけ、遅らせる手段が必要となる点である。
【０２１１】図１７は、本実施の形態において、ネット
ワーク構成線により構成されたネットワークにおけるデ
ータの流れを説明する図である。
ワーク構成線により構成されたネットワークにおけるデ
ータの流れを説明する図である。
【０２１２】図１６に示したデータ処理装置において、
[ プログラム3]を実行するためには、図１７に示すよう
に、第１の制御部50の実行可能判断信号270 と第２のメ
モリ100 のデータ線324 とのペアを、ネットワーク240
の実行可能判断信号172 とデータ線171 とに出力するよ
うに出力バススイッチ182 を切替えると共に、実行可能
判断信号172 とデータ線171 とから第２の演算部30へ信
号を入力するように入力バススイッチ180 を切替える。
また、第３の演算部130 からの実行可能判断信号276 と
データ線322 とをネットワーク240 の実行可能判断信号
174 とデータ線173 とに出力するように出力バススイッ
チ184 を切替える。
[ プログラム3]を実行するためには、図１７に示すよう
に、第１の制御部50の実行可能判断信号270 と第２のメ
モリ100 のデータ線324 とのペアを、ネットワーク240
の実行可能判断信号172 とデータ線171 とに出力するよ
うに出力バススイッチ182 を切替えると共に、実行可能
判断信号172 とデータ線171 とから第２の演算部30へ信
号を入力するように入力バススイッチ180 を切替える。
また、第３の演算部130 からの実行可能判断信号276 と
データ線322 とをネットワーク240 の実行可能判断信号
174 とデータ線173 とに出力するように出力バススイッ
チ184 を切替える。
【０２１３】更に、バススイッチ350 において、バスス
イッチ352 は第１の制御部50、第２のメモリ100 、第２
の演算部30及び第３の演算部130 で個別にデータを必要
とするので、OFF に設定する。また、バススイッチ354
は、第３の演算部130 の結果を第４の演算部200 に送る
必要があるので、ONに設定する。
イッチ352 は第１の制御部50、第２のメモリ100 、第２
の演算部30及び第３の演算部130 で個別にデータを必要
とするので、OFF に設定する。また、バススイッチ354
は、第３の演算部130 の結果を第４の演算部200 に送る
必要があるので、ONに設定する。
【０２１４】また、第３の制御部250 の実行可能判断信
号286 と第４のメモリ260 のデータ線336 とのペアは、
ネットワーク240 の実行可能判断信号174 とデータ線17
3 に出力するように出力バススイッチ194 を切替える。
号286 と第４のメモリ260 のデータ線336 とのペアは、
ネットワーク240 の実行可能判断信号174 とデータ線17
3 に出力するように出力バススイッチ194 を切替える。
【０２１５】更に、バススイッチ360 では、バススイッ
チ362 はOFF に設定し、バススイッチ364 は、第３の制
御部250 の実行可能判断信号286 と第４のメモリ260 デ
ータ線336 とを第４の演算部200 に送る必要があるの
で、ONに設定する。
チ362 はOFF に設定し、バススイッチ364 は、第３の制
御部250 の実行可能判断信号286 と第４のメモリ260 デ
ータ線336 とを第４の演算部200 に送る必要があるの
で、ONに設定する。
【０２１６】加えて、第４の演算部200 への入力バスス
イッチ186 は、ネットワーク240 の実行可能判断信号17
4 とデータ線173 とを入力するように切替え、第５の演
算部210 からの実行可能判断信号280 とデータ線328 の
信号をネットワーク240 の実行可能判断信号176 とデー
タ線175 とに出力するように出力バススイッチ190 を切
替える。更に、第２の制御部120 への実行可能信号276
とデータ線330 とを、ネットワーク240 の実行可能判断
信号176 とデータ線175 から入力するように入力バスス
イッチ188 を切替える。これにより、同様の動作が行な
える。
イッチ186 は、ネットワーク240 の実行可能判断信号17
4 とデータ線173 とを入力するように切替え、第５の演
算部210 からの実行可能判断信号280 とデータ線328 の
信号をネットワーク240 の実行可能判断信号176 とデー
タ線175 とに出力するように出力バススイッチ190 を切
替える。更に、第２の制御部120 への実行可能信号276
とデータ線330 とを、ネットワーク240 の実行可能判断
信号176 とデータ線175 から入力するように入力バスス
イッチ188 を切替える。これにより、同様の動作が行な
える。
【０２１７】図１８及び図１９は、本発明の第３実施の
形態の基本的な動作フローを説明する図である。図２０
及び図２１は、本発明の第３実施の形態の[ プログラム
4]における各部でのデータを説明する図である。
形態の基本的な動作フローを説明する図である。図２０
及び図２１は、本発明の第３実施の形態の[ プログラム
4]における各部でのデータを説明する図である。
【０２１８】本発明の第３の実施の形態を、図１６、図
１７、図１８、図１９、図２０及び図２１を用いて説明
する。
１７、図１８、図１９、図２０及び図２１を用いて説明
する。
【０２１９】( サイクル #0 以前)本発明におけるデー
タ処理装置のための実行プログラム及び入力データは、
コンパイラ又はアセンブラによって生成され、プログラ
ムローダにより事前に第１のメモリ10へ格納される[S20
0]。
タ処理装置のための実行プログラム及び入力データは、
コンパイラ又はアセンブラによって生成され、プログラ
ムローダにより事前に第１のメモリ10へ格納される[S20
0]。
【０２２０】つまり、入力データ配列ａ、ｂ、ｃ、ｄ
は、入力データ６として、第１のメモリ10の中に格納さ
れ。更に、実行プログラム４には、本発明に係る以下に
行なう動作についてのフローが格納されている。
は、入力データ６として、第１のメモリ10の中に格納さ
れ。更に、実行プログラム４には、本発明に係る以下に
行なう動作についてのフローが格納されている。
【０２２１】ここで、プログラムローダとしては、外部
プロセッサ等が考えられるが、本発明に関して主要な点
でないので、説明を省略する。
プロセッサ等が考えられるが、本発明に関して主要な点
でないので、説明を省略する。
【０２２２】第１の演算部20は、第１のメモリ10の実行
プログラムを受け取り、第１の制御部50のポインタ60及
びライトポインタ62を各々“０”に初期化する。第１の
演算部20は、第１のメモリ10の実行プログラムを受け取
り、第２の制御部120 のポインタ160 及びライトポイン
タ162 を各々“０”に初期化する。更に、１の演算部20
は、第１のメモリ10の実行プログラムを受け取り、第３
の制御部250 のポインタ及びライトポインタを各々
“０”に初期化する。第１の演算部20は、第１のメモリ
10の実行プログラムを受け取り、ネットワーク240 の各
入力バススイッチ、各出力バススイッチ及びバススイッ
チの接続構成をネットワーク構成線400 により設定する
[S201]。
プログラムを受け取り、第１の制御部50のポインタ60及
びライトポインタ62を各々“０”に初期化する。第１の
演算部20は、第１のメモリ10の実行プログラムを受け取
り、第２の制御部120 のポインタ160 及びライトポイン
タ162 を各々“０”に初期化する。更に、１の演算部20
は、第１のメモリ10の実行プログラムを受け取り、第３
の制御部250 のポインタ及びライトポインタを各々
“０”に初期化する。第１の演算部20は、第１のメモリ
10の実行プログラムを受け取り、ネットワーク240 の各
入力バススイッチ、各出力バススイッチ及びバススイッ
チの接続構成をネットワーク構成線400 により設定する
[S201]。
【０２２３】また、第１の制御部50及び第３の制御部25
0 の各実行可能判断部では、各サイクル毎にポインタの
値、ライトポインタの値及び同期信号600 を参照し、実
行できるデータが第２のメモリ100 及び第４のメモリ26
0 に存在せず、実行開始ができないことを判断している
[T200]。
0 の各実行可能判断部では、各サイクル毎にポインタの
値、ライトポインタの値及び同期信号600 を参照し、実
行できるデータが第２のメモリ100 及び第４のメモリ26
0 に存在せず、実行開始ができないことを判断している
[T200]。
【０２２４】更に、第２の制御部120 の実行可能判断部
170 では、各サイクル毎に第３の演算部130 からの実行
可能判断信号を受け取り、書き込みデータが存在しない
ことを判断している[U200]。
170 では、各サイクル毎に第３の演算部130 からの実行
可能判断信号を受け取り、書き込みデータが存在しない
ことを判断している[U200]。
【０２２５】第１の演算部20は、第１のメモリ10の実行
プログラムを受け取ると共に、第１のメモリ10から配列
ａ，ｂ，ｃの100 ワードのデータを受け取り、これ等を
順次第２のメモリ100 に書き込む。更に、第１の制御部
50のライトポインタ62に“100 ”という数を、ポインタ
60に“０”を各々書き込む。第１の演算部20は、更に、
第１のメモリ10の実行プログラムを受け取り、同様に第
４のメモリ260 にも配列ｄ、ｅ、ｆの100 ワードを書き
込み、更に、第３の制御部250 のライトポインタ及びポ
インタを各々“100 ”と“０”に設定する。
プログラムを受け取ると共に、第１のメモリ10から配列
ａ，ｂ，ｃの100 ワードのデータを受け取り、これ等を
順次第２のメモリ100 に書き込む。更に、第１の制御部
50のライトポインタ62に“100 ”という数を、ポインタ
60に“０”を各々書き込む。第１の演算部20は、更に、
第１のメモリ10の実行プログラムを受け取り、同様に第
４のメモリ260 にも配列ｄ、ｅ、ｆの100 ワードを書き
込み、更に、第３の制御部250 のライトポインタ及びポ
インタを各々“100 ”と“０”に設定する。
【０２２６】加えて、第１の演算部20は、第１のメモリ
10の実行プログラムを受け取り、第１の制御部50の遅延
サイクルレジスタ700 には“０”を、第３の遅延サイク
ルレジスタ720 には“２”を格納する[S202]。
10の実行プログラムを受け取り、第１の制御部50の遅延
サイクルレジスタ700 には“０”を、第３の遅延サイク
ルレジスタ720 には“２”を格納する[S202]。
【０２２７】( サイクル #0)第１の演算部20は、第１の
メモリ10の実行プログラムを受け取り、同期信号線に計
算開始信号を出力する[S203]。
メモリ10の実行プログラムを受け取り、同期信号線に計
算開始信号を出力する[S203]。
【０２２８】( サイクル #1)第１の制御部50は、ライト
ポインタ62の値とポインタ60の値とを比較し、更に同期
信号線を参照して、ポインタ60の値が“０”であり、ラ
イトポインタ62の値が“100 ”であり、同期信号が示さ
れ、且つ遅延サイクルレジスタ700 の値が“０”である
ので、読み出し可能であることを判断し、これを第２の
メモリ 100 に送出すると共にネットワーク240 の実
行可能判断信号172 を介して第２の演算部30へ送り出
す。
ポインタ62の値とポインタ60の値とを比較し、更に同期
信号線を参照して、ポインタ60の値が“０”であり、ラ
イトポインタ62の値が“100 ”であり、同期信号が示さ
れ、且つ遅延サイクルレジスタ700 の値が“０”である
ので、読み出し可能であることを判断し、これを第２の
メモリ 100 に送出すると共にネットワーク240 の実
行可能判断信号172 を介して第２の演算部30へ送り出
す。
【０２２９】第２のメモリ100 では、この信号を元にデ
ータ配列ａ，ｂ，ｃの最初のデータa[0],b[0],c[0]をネ
ットワーク240 のデータ線171 に送り出す。また、ポイ
ンタ60の値は、配列の１つ分だけインクリメントされる
[T200],[T201],[T202]。この第１の制御部50と第２のメ
モリ100 の動作は、以降、各サイクル毎に実行されてい
る。
ータ配列ａ，ｂ，ｃの最初のデータa[0],b[0],c[0]をネ
ットワーク240 のデータ線171 に送り出す。また、ポイ
ンタ60の値は、配列の１つ分だけインクリメントされる
[T200],[T201],[T202]。この第１の制御部50と第２のメ
モリ100 の動作は、以降、各サイクル毎に実行されてい
る。
【０２３０】第３の制御部250 では、ライトポインタの
値とポインタの値とが比較され、更に、同期信号線を参
照し、開始サイクルが始まったことを判断する[T200]。
値とポインタの値とが比較され、更に、同期信号線を参
照し、開始サイクルが始まったことを判断する[T200]。
【０２３１】しかし、ポインタが“０”であり、ライト
ポインタが“100 ”に設定され、同期信号600 が示され
たが、第３の制御部250 の遅延サイクルレジスタ720 の
値が“２”であるので、読み出し可能になるためには、
あと２サイクル必要であることを判断する。ここで、開
始サイクルまであと２サイクルであることをカウントし
始める[T201]。
ポインタが“100 ”に設定され、同期信号600 が示され
たが、第３の制御部250 の遅延サイクルレジスタ720 の
値が“２”であるので、読み出し可能になるためには、
あと２サイクル必要であることを判断する。ここで、開
始サイクルまであと２サイクルであることをカウントし
始める[T201]。
【０２３２】( サイクル #2)第１の制御部50及び第２の
メモリ100 では、サイクル#1と同様の動作がなされ、ポ
インタ60の値は、更にアドレス１つ分だけインクリメン
トされる。
メモリ100 では、サイクル#1と同様の動作がなされ、ポ
インタ60の値は、更にアドレス１つ分だけインクリメン
トされる。
【０２３３】第３の制御部250 では、ライトポインタの
値とポインタの値とが比較され、更に同期信号線を参照
して、開始サイクルが始まったことを判断する[T200]。
値とポインタの値とが比較され、更に同期信号線を参照
して、開始サイクルが始まったことを判断する[T200]。
【０２３４】しかし、ポインタが“０”であり、ライト
ポインタが“100 ”に設定され、同期信号600 が示され
たが、第３の制御部250 の遅延サイクルレジスタ720 の
値が“２”であるため、読み出し可能になるためには、
あと１サイクル必要であることを判断する[T201]。
ポインタが“100 ”に設定され、同期信号600 が示され
たが、第３の制御部250 の遅延サイクルレジスタ720 の
値が“２”であるため、読み出し可能になるためには、
あと１サイクル必要であることを判断する[T201]。
【０２３５】第２の演算部30では、ネットワーク240 の
データ線171 から第２のメモリ100 の３種類のデータを
受け取り、乗算操作であるa[0]xb[0] を行ない、更に、
第１の制御部50からの実行可能判断信号72を一時的に１
サイクルだけ遅延し、処理結果データ(a[0]xb[0]) 、c
[0]及び、遅延した実行可能判断信号を第３の演算部130
へ送り出す。この第２の演算部30の動作も、各サイク
ル毎に実行されている。
データ線171 から第２のメモリ100 の３種類のデータを
受け取り、乗算操作であるa[0]xb[0] を行ない、更に、
第１の制御部50からの実行可能判断信号72を一時的に１
サイクルだけ遅延し、処理結果データ(a[0]xb[0]) 、c
[0]及び、遅延した実行可能判断信号を第３の演算部130
へ送り出す。この第２の演算部30の動作も、各サイク
ル毎に実行されている。
【０２３６】( サイクル #3)第１の制御部50及び第２の
メモリ100 では、サイクル#2と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#2と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０２３７】第３の制御部250 では、ライトポインタの
値とポインタの値とが比較され、更に同期信号線600 を
参照し、開始サイクルが始まったことを判断する[T20
0]。
値とポインタの値とが比較され、更に同期信号線600 を
参照し、開始サイクルが始まったことを判断する[T20
0]。
【０２３８】そして、ポインタが“０”であり、ライト
ポインタが100 に設定され、同期信号600 が示され、開
始サイクルになったことを判断したので、この判断がネ
ットワーク240 の可能判断信号174 に送られる[T201]。
ポインタが100 に設定され、同期信号600 が示され、開
始サイクルになったことを判断したので、この判断がネ
ットワーク240 の可能判断信号174 に送られる[T201]。
【０２３９】第４のメモリ260 では、この信号を元にデ
ータ配列ｄの最初のデータd[0]をネットワーク240 のデ
ータ線173 に送り出す。また、第３の制御部250 のポイ
ンタの値は、配列の１つ分だけインクリメントされる[T
202]。
ータ配列ｄの最初のデータd[0]をネットワーク240 のデ
ータ線173 に送り出す。また、第３の制御部250 のポイ
ンタの値は、配列の１つ分だけインクリメントされる[T
202]。
【０２４０】第２の演算部30では、サイクル#2と同様の
処理がなされ、配列の次の要素a[1]xb[1] が計算され
る。
処理がなされ、配列の次の要素a[1]xb[1] が計算され
る。
【０２４１】第３の演算部130 では、第２の演算部30か
らの処理結果データを受け取り、加算a[0]xb[0]+c[0]を
行ない、更に、第２の演算部30からの実行可能判断信号
を一時的に１サイクルだけ遅延し、処理結果データa[0]
xb[0]+c[0]及び、遅延した実行可能判断信号をネットワ
ーク240 の実行可能判断信号174 とデータ線173 とに送
り出す。
らの処理結果データを受け取り、加算a[0]xb[0]+c[0]を
行ない、更に、第２の演算部30からの実行可能判断信号
を一時的に１サイクルだけ遅延し、処理結果データa[0]
xb[0]+c[0]及び、遅延した実行可能判断信号をネットワ
ーク240 の実行可能判断信号174 とデータ線173 とに送
り出す。
【０２４２】( サイクル #4)第１の制御部50及び第２の
メモリ100 では、サイクル#3と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#3と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０２４３】第２の演算部30では、サイクル#3と同様の
処理がなされ、配列の次の要素a[2]xa[2] が計算され
る。
処理がなされ、配列の次の要素a[2]xa[2] が計算され
る。
【０２４４】第３の演算部130 では、サイクル#3と同様
の処理がなされ、配列の次の要素a[1]xb[1]+c[1]が計算
される。
の処理がなされ、配列の次の要素a[1]xb[1]+c[1]が計算
される。
【０２４５】第４の演算部200 では、ネットワーク240
のデータ線173 から第２の演算部30からの処理結果デー
タt1(=a[0]xb[0]+c[0]) と、第４のメモリ260 からのデ
ータt2(=d[0]) と、各々の制御部からの実行可能判断信
号を同時に受け取り、この両者の乗算t1xt2 を行ない、
更に、実行可能判断信号を一時的に１サイクルだけ遅延
し、その処理結果データ及び遅延した実行可能判断信号
を第５の演算部210 へ送り出す。
のデータ線173 から第２の演算部30からの処理結果デー
タt1(=a[0]xb[0]+c[0]) と、第４のメモリ260 からのデ
ータt2(=d[0]) と、各々の制御部からの実行可能判断信
号を同時に受け取り、この両者の乗算t1xt2 を行ない、
更に、実行可能判断信号を一時的に１サイクルだけ遅延
し、その処理結果データ及び遅延した実行可能判断信号
を第５の演算部210 へ送り出す。
【０２４６】ここで、#0サイクルで同期信号600 が生成
され、第２のメモリ100 では、遅延サイクル“０”であ
るので、即座に次のサイクルでデータを送出し始める。
また、第４のメモリ260 を制御する第３の制御部250 で
は、２サイクル分だけ遅延を行なうので、このサイクル
での第４の演算部200 へのデータt1,t2 の同時入力が可
能となっている。
され、第２のメモリ100 では、遅延サイクル“０”であ
るので、即座に次のサイクルでデータを送出し始める。
また、第４のメモリ260 を制御する第３の制御部250 で
は、２サイクル分だけ遅延を行なうので、このサイクル
での第４の演算部200 へのデータt1,t2 の同時入力が可
能となっている。
【０２４７】( サイクル #5)第１の制御部50及び第２の
メモリ100 では、サイクル#4と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#4と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０２４８】第３の制御部250 及び第４のメモリ260 で
は、サイクル#4と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
は、サイクル#4と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
【０２４９】第２の演算部30では、サイクル#4と同様の
処理がなされ、配列の次の要素a[3]xa[3] が計算され
る。
処理がなされ、配列の次の要素a[3]xa[3] が計算され
る。
【０２５０】第３の演算部130 では、サイクル#4と同様
の処理がなされ、配列の次の要素a[2]xb[2]+c[2]が計算
される。
の処理がなされ、配列の次の要素a[2]xb[2]+c[2]が計算
される。
【０２５１】第４の演算部200 では、サイクル#4と同様
の処理がなされ、配列の次の要素t1xt2 が計算される。
の処理がなされ、配列の次の要素t1xt2 が計算される。
【０２５２】第５の演算部210 では、第４の演算部200
からの処理結果データを受け取り、加算に対する処理が
ないので、第４の演算部200 から来たデータ自身と、第
４の演算部200 からの実行可能判断信号を一時的に１サ
イクルだけ遅延した実行可能判断信号とを、ネットワー
ク240 の実行可能判断信号176 とデータ線175 へ送り出
す。
からの処理結果データを受け取り、加算に対する処理が
ないので、第４の演算部200 から来たデータ自身と、第
４の演算部200 からの実行可能判断信号を一時的に１サ
イクルだけ遅延した実行可能判断信号とを、ネットワー
ク240 の実行可能判断信号176 とデータ線175 へ送り出
す。
【０２５３】( サイクル #6)第１の制御部50及び第２の
メモリ100 では、サイクル#5と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#5と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０２５４】第３の制御部250 及び第４のメモリ260 で
は、サイクル#5と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
は、サイクル#5と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
【０２５５】第２の演算部30では、サイクル#5と同様の
処理がなされ、配列の次の要素a[4]xb[4] が計算され
る。
処理がなされ、配列の次の要素a[4]xb[4] が計算され
る。
【０２５６】第３の演算部130 では、サイクル#5と同様
の処理がなされ、配列の次の要素a[3]xb[3]+c[3]が計算
される。
の処理がなされ、配列の次の要素a[3]xb[3]+c[3]が計算
される。
【０２５７】第４の演算部200 では、サイクル#5と同様
の処理がなされ、配列の次の要素t1xt2 が計算される。
の処理がなされ、配列の次の要素t1xt2 が計算される。
【０２５８】第５の演算部210 では、サイクル#5と同様
の処理がなされ、第４の演算部200 からのデータがその
まま出力される。
の処理がなされ、第４の演算部200 からのデータがその
まま出力される。
【０２５９】第３のメモリ102 は、ネットワーク240 の
実行可能判断信号176 を受け、書き込みが可能なことを
判断し、データ線175 からの結果データをライトポイン
タ162 のアドレスに結果データg[0]として書き込む。同
時に、第２の制御部50のライトポインタ162 の値は、そ
の後、+1だけ増加させる。
実行可能判断信号176 を受け、書き込みが可能なことを
判断し、データ線175 からの結果データをライトポイン
タ162 のアドレスに結果データg[0]として書き込む。同
時に、第２の制御部50のライトポインタ162 の値は、そ
の後、+1だけ増加させる。
【０２６０】( サイクル #7)第１の制御部50及び第２の
メモリ100 では、サイクル#6と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
メモリ100 では、サイクル#6と同様の動作がなされ、ポ
インタ60の値は更にアドレス１つ分だけインクリメント
される。
【０２６１】第３の制御部250 及び第４のメモリ260 で
は、サイクル#6と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
は、サイクル#6と同様の動作がなされ、ポインタの値は
更にアドレス１つ分だけインクリメントされる。
【０２６２】第２の演算部30では、サイクル#6と同様の
処理がなされ、配列の次の要素a[5]xb[5] が計算され
る。
処理がなされ、配列の次の要素a[5]xb[5] が計算され
る。
【０２６３】第３の演算部130 では、サイクル#6と同様
の処理がなされ、配列の次の要素a[4]xb[4]+c[4]が計算
される。
の処理がなされ、配列の次の要素a[4]xb[4]+c[4]が計算
される。
【０２６４】第４の演算部200 では、サイクル#6と同様
の処理がなされ、配列の次の要素t1xt2 が計算される。
の処理がなされ、配列の次の要素t1xt2 が計算される。
【０２６５】第５の演算部210 では、サイクル#6と同様
の処理がなされ、第４の演算部200 からのデータがその
まま出力される。
の処理がなされ、第４の演算部200 からのデータがその
まま出力される。
【０２６６】第３のメモリ102 では、サイクル#6と同様
の処理がなされて、配列の次の要素d[1]が格納される。
ライトポインタ162 の値は、１つ分だけインクリメント
される。
の処理がなされて、配列の次の要素d[1]が格納される。
ライトポインタ162 の値は、１つ分だけインクリメント
される。
【０２６７】以降の各サイクルでは、同様の処理がなさ
れ、第１の制御部50及び第２のメモリ100 と、第３の制
御部250 及び第４のメモリ260 では、ポインタの値とラ
イトポインタの値が同じ数“100 ”になるまで繰り返さ
れる。また、第２の制御部120 では、第１の制御部50で
生成される実行可能判断信号をサイクル#6からサイクル
105 までカウントし、100 サイクル分だけ結果データd
[0]-d[99]が格納された時点で、プログラムの処理を終
了する。また、第１の演算部20では、実行プログラムで
定められたタイミングで、定期的に第２の制御部50にお
けるライトポインタ162 を参照し、その数値が“100 ”
になっているか否かを判断して、プログラムの終了を判
断する[S204],[S205] 。
れ、第１の制御部50及び第２のメモリ100 と、第３の制
御部250 及び第４のメモリ260 では、ポインタの値とラ
イトポインタの値が同じ数“100 ”になるまで繰り返さ
れる。また、第２の制御部120 では、第１の制御部50で
生成される実行可能判断信号をサイクル#6からサイクル
105 までカウントし、100 サイクル分だけ結果データd
[0]-d[99]が格納された時点で、プログラムの処理を終
了する。また、第１の演算部20では、実行プログラムで
定められたタイミングで、定期的に第２の制御部50にお
けるライトポインタ162 を参照し、その数値が“100 ”
になっているか否かを判断して、プログラムの終了を判
断する[S204],[S205] 。
【０２６８】つまり、予め、処理を行なうネットワーク
の組合せが決まった時点で、各制御部にある遅延サイク
ル数レジスタに遅延サイクルを設定することにより、各
々のメモリから違ったタイミングでのデータ入力が可能
になる。
の組合せが決まった時点で、各制御部にある遅延サイク
ル数レジスタに遅延サイクルを設定することにより、各
々のメモリから違ったタイミングでのデータ入力が可能
になる。
【０２６９】以上、本第３の実施の形態は、既述した原
理、第１及び第２の実施の形態における[ プログラム1]
〜[ プログラム3]の何れも実行可能であるので、プログ
ラム性において、一番柔軟と言える。
理、第１及び第２の実施の形態における[ プログラム1]
〜[ プログラム3]の何れも実行可能であるので、プログ
ラム性において、一番柔軟と言える。
【０２７０】尚、以上の説明では、実行可能判断信号7
2，144 ，150 ，172 を有効データ特定信号としたが、
この実行可能判断信号は演算部30.130.200.210.220.230
での演算（処理）のイネーブル信号と解しても良い。
2，144 ，150 ，172 を有効データ特定信号としたが、
この実行可能判断信号は演算部30.130.200.210.220.230
での演算（処理）のイネーブル信号と解しても良い。
【０２７１】また、以上の説明では、各演算部30,130,2
00,210,220,230は１サイクルの演算サイクル数を持つ
が、本発明はこれに限定されず、各演算部は、２サイク
ル以上の演算サイクルを持つ演算部であっても良いのは
勿論である。この場合、各演算部に内蔵される遅延部
は、各々、自己の演算部の演算サイクル数に等しいサイ
クル数だけ実行可能判断信号（有効データ特定信号）を
遅延する。更に、本発明は、各演算部毎に実行可能判断
信号を遅延する場合に限らず、要は、演算結果がデータ
格納部に格納される時点で、同時に実行可能判断信号が
このデータ格納部に入力されればよい。
00,210,220,230は１サイクルの演算サイクル数を持つ
が、本発明はこれに限定されず、各演算部は、２サイク
ル以上の演算サイクルを持つ演算部であっても良いのは
勿論である。この場合、各演算部に内蔵される遅延部
は、各々、自己の演算部の演算サイクル数に等しいサイ
クル数だけ実行可能判断信号（有効データ特定信号）を
遅延する。更に、本発明は、各演算部毎に実行可能判断
信号を遅延する場合に限らず、要は、演算結果がデータ
格納部に格納される時点で、同時に実行可能判断信号が
このデータ格納部に入力されればよい。
【０２７２】
【発明の効果】以上説明したように、請求項１ないし請
求項１４記載の発明のデータ処理装置によれば、メモリ
と演算器との間の接続状況をネットワークにより切換え
可能とすると共に、データ格納部からのデータの読み出
し時に、この処理すべきデータに有効データ特定信号を
付与すると共に、このデータが演算部で演算された演算
結果データをデータ格納部に格納される際に、同時に前
記有効データ特定信号をこのデータ格納部に入力するの
で、演算段数が異なっても、この演算結果データを、前
記処理すべきデータが処理された有効なデータとして認
識できると共に、データ格納部に格納することが可能で
ある。従って、汎用性があって種々のマルチメディアア
プリケーションに適応可能なデータ処理装置を提供でき
る。
求項１４記載の発明のデータ処理装置によれば、メモリ
と演算器との間の接続状況をネットワークにより切換え
可能とすると共に、データ格納部からのデータの読み出
し時に、この処理すべきデータに有効データ特定信号を
付与すると共に、このデータが演算部で演算された演算
結果データをデータ格納部に格納される際に、同時に前
記有効データ特定信号をこのデータ格納部に入力するの
で、演算段数が異なっても、この演算結果データを、前
記処理すべきデータが処理された有効なデータとして認
識できると共に、データ格納部に格納することが可能で
ある。従って、汎用性があって種々のマルチメディアア
プリケーションに適応可能なデータ処理装置を提供でき
る。
【図１】本発明の第１の実施の形態のデータ処理装置の
原理を示す図である。
原理を示す図である。
【図２】同原理における第１の演算部の動作フローを示
す図である。
す図である。
【図３】同原理における第１及び第２の制御部の動作フ
ローを示す図である。
ローを示す図である。
【図４】同原理における各部のデータ値の説明図であ
る。
る。
【図５】本発明の第１の実施の形態におけるデータ処理
装置の構成を示す図である。
装置の構成を示す図である。
【図６】同データ処理装置におけるデータの流れの一例
を示す図である。
を示す図である。
【図７】同データ処理装置におけるデータの流れの他の
一例を示す図である。
一例を示す図である。
【図８】同データ処理装置におけるデータの流れの他の
一例での各部のデータ値の説明図である。
一例での各部のデータ値の説明図である。
【図９】同例での他の各部におけるデータ値の説明図で
ある。
ある。
【図１０】本発明の第２の実施の形態におけるデータ処
理装置の構成を示す図である。
理装置の構成を示す図である。
【図１１】同データ処理装置におけるデータの流れの一
例を示す図である。
例を示す図である。
【図１２】同データ処理装置における第１の演算部の動
作フローを示す図である。
作フローを示す図である。
【図１３】同データ処理装置の第１及び第２の制御部の
動作フローを示す図である。
動作フローを示す図である。
【図１４】同データ処理装置におけるデータの流れの一
例での各部のデータ値の説明図である。
例での各部のデータ値の説明図である。
【図１５】同例での他の各部におけるデータ値の説明図
である。
である。
【図１６】本発明の第３の実施の形態におけるデータ処
理装置の構成を示す図である。
理装置の構成を示す図である。
【図１７】同データ処理装置におけるデータの流れの一
例を示す図である。
例を示す図である。
【図１８】同データ処理装置における第１の演算部の動
作フローを示す図である。
作フローを示す図である。
【図１９】同データ処理装置の第１及び第２の制御部の
動作フローを示す図である。
動作フローを示す図である。
【図２０】同データ処理装置におけるデータの流れの一
例での各部のデータ値の説明図である。
例での各部のデータ値の説明図である。
【図２１】同例での他の各部におけるデータ値の説明図
である。
である。
２ プログラムローダ ４ 実行プログラム ６ 入力データ 10 第１のメモリ（主データ格
納部） 12，22，24，32，34，36 データ線 20 第１の演算部（データ転送
部） 30 第２の演算部（演算部） 38 乗算部（処理部） 40，146 データラッチ 42，148 出力セレクタ 50 第１の制御部（制御部） 60，160 ポインタ 62，162 ライトポインタ 64，65 ポインタ設定線 66，67 ライトポインタ設定線 68 アドレス線 70,170 実行可能判断部（判断部） 72,144,150,172 実行可能判断信号（有効デ
ータ特定信号） 100 第２のメモリ（データ格納
部） 102 第３のメモリ（他のデータ
格納部） 120 第２の制御部（他の制御
部） 130 第３の演算部（演算部） 136 加算部（処理部） 140,142 実行可能判断信号ラッチ
（遅延部） 141 遅延回路 171 〜178 バス 182,184,190,194,196 出力バススイッチ 180,186,188,192 入力バススイッチ 200 第４の演算部 210 第５の演算部 212 ，232 データ線 220 第６の演算部 230 第７の演算部 240 ネットワーク 250 第３の制御部（制御部） 260 第４のメモリ（データ格納
部） 350,352,354,356,358 360, 362,364,366,368 バススイッチ 400 データ処理装置構成線 600 同期信号線 700,710,720 遅延サイクル数レジスタ
納部） 12，22，24，32，34，36 データ線 20 第１の演算部（データ転送
部） 30 第２の演算部（演算部） 38 乗算部（処理部） 40，146 データラッチ 42，148 出力セレクタ 50 第１の制御部（制御部） 60，160 ポインタ 62，162 ライトポインタ 64，65 ポインタ設定線 66，67 ライトポインタ設定線 68 アドレス線 70,170 実行可能判断部（判断部） 72,144,150,172 実行可能判断信号（有効デ
ータ特定信号） 100 第２のメモリ（データ格納
部） 102 第３のメモリ（他のデータ
格納部） 120 第２の制御部（他の制御
部） 130 第３の演算部（演算部） 136 加算部（処理部） 140,142 実行可能判断信号ラッチ
（遅延部） 141 遅延回路 171 〜178 バス 182,184,190,194,196 出力バススイッチ 180,186,188,192 入力バススイッチ 200 第４の演算部 210 第５の演算部 212 ，232 データ線 220 第６の演算部 230 第７の演算部 240 ネットワーク 250 第３の制御部（制御部） 260 第４のメモリ（データ格納
部） 350,352,354,356,358 360, 362,364,366,368 バススイッチ 400 データ処理装置構成線 600 同期信号線 700,710,720 遅延サイクル数レジスタ
フロントページの続き (56)参考文献 特開 平７−28642（ＪＰ，Ａ) 特開 平２−137514（ＪＰ，Ａ) 特開 平２−201686（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/10 G06F 9/38 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (14)
- 【請求項１】 データが格納された少なくとも１個のデ
ータ格納部と、 複数個の演算部と、 前記データ格納部と前記複数個の演算部との間の結線を
切換えるネットワークと、 前記データ格納部に格納されたデータの読み出し時に、
その読み出すデータが処理すべき有効なデータであるこ
とを意味する有効データ特定信号を出力する制御部と、 前記制御部からの有効データ特定信号を受け、前記デー
タ格納部からのデータの読み出し時から前記複数個の演
算部のうち特定の演算部で演算された結果が得られるま
でのサイクル数だけ、前記受けた有効データ特定信号を
遅延して出力する遅延回路とを備えることを特徴とする
データ処理装置。 - 【請求項２】 前記遅延回路は、 前記複数個の演算部に対応して各々備えられる遅延部に
より構成され、これ等遅延部は、各々、対応する演算部
が演算に要するサイクル数だけ前記有効データ特定信号
を遅延して出力することを特徴とする請求項１記載のデ
ータ処理装置。 - 【請求項３】 前記制御部は、 データ格納部に格納されたデータ数が与えられるライト
ポインタと、 前記データ格納部からのデータの読み出し回数が順次与
えられるポインタと、 前記ライトポインタの値と前記ポインタの値とを比較
し、前記ポインタの値が前記ライトポインタの値以下の
とき、有効データ特定信号を出力する判断部とを備える
ことを特徴とする請求項１又は請求項２記載のデータ処
理装置。 - 【請求項４】 更に、予めデータが格納された主データ
格納部と、 前記主データ格納部に格納されたデータを前記複数個の
データ格納部に転送するデータ転送部とを有し、 前記データ転送部は、前記複数個のデータ格納部からの
データの読み出しを同時に行うよう指示する同期信号を
制御部に出力することを特徴とする請求項１又は請求項
２記載のデータ処理装置。 - 【請求項５】 制御部は、各データ格納部に対応して、
データ格納部の数に等しい個数設けられることを特徴と
する請求項４記載のデータ処理装置。 - 【請求項６】 各制御部は、 同期信号の入力後からデータの読み出しを遅延させる設
定サイクル数を記憶する遅延サイクル数レジスタを有
し、 同期信号の入力後、前記遅延サイクル数経過した時、デ
ータの読み出しを開始することを特徴とする請求項５記
載のデータ処理装置。 - 【請求項７】 前記ネットワークによる結線の切換えの
後での複数個の演算部によるデータの演算段数は、前記
切換えの前での演算段数と異なることを特徴とする請求
項１又は請求項２記載のデータ処理装置。 - 【請求項８】 前記ネットワークは、 ２個以上のデータ格納部から各々データを同一の演算部
に出力するよう、結線を切換えることを特徴とする請求
項１又は請求項２記載のデータ処理装置。 - 【請求項９】 前記ネットワークは、 １個のデータ格納部からデータを１個の演算部に出力
し、その後、この演算部の演算結果と他のデータ格納部
のデータとを他の演算部に出力するよう、結線を切換え
ることを特徴とする請求項１、請求項２又は請求項６記
載のデータ処理装置。 - 【請求項１０】 更に、予めデータが格納された主デー
タ格納部を有し、 前記ネットワークによる結線の切換情報は、前記主デー
タ格納部に格納されることを特徴とする請求項１又は請
求項２記載のデータ処理装置。 - 【請求項１１】 前記ネットワークは、 データ格納部及び制御部から各々データ及び有効データ
特定信号が出力される出力バススイッチと、 前記受けたデータ及び有効データ特定信号を演算部に入
力する入力バススイッチとを有することを特徴とする請
求項１又は請求項２記載のデータ処理装置。 - 【請求項１２】 前記ネットワークは、 複数本のバスと、 前記各バス毎に配置されたバススイッチとを有し、 前記バススイッチは、導通してデータの伝送を許容し、
非導通してデータの伝送を禁止することを特徴とする請
求項１１記載のデータ処理装置。 - 【請求項１３】 複数個の演算部は、相互に異なる演算
を行うことを特徴とする請求項１又は請求項２記載のデ
ータ処理装置。 - 【請求項１４】 最後の演算を行う演算部から有効デー
タ特定信号をネットワークを経て受けて、書込み命令を
出力する他の制御部と、 前記最後の演算を行う演算部から最終的に得られた演算
結果を受けると共に、前記他の制御部から書込み命令を
受けて、前記最終的に得られた演算結果を格納する他の
データ格納部とを備えたことを特徴とする請求項１又は
請求項２記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10093532A JP3091441B2 (ja) | 1997-04-21 | 1998-04-06 | データ処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10316497 | 1997-04-21 | ||
| JP9-103164 | 1997-04-21 | ||
| JP10093532A JP3091441B2 (ja) | 1997-04-21 | 1998-04-06 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117441A JPH117441A (ja) | 1999-01-12 |
| JP3091441B2 true JP3091441B2 (ja) | 2000-09-25 |
Family
ID=26434874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10093532A Expired - Fee Related JP3091441B2 (ja) | 1997-04-21 | 1998-04-06 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091441B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002311827A (ja) * | 2001-04-18 | 2002-10-25 | Matsushita Electric Works Ltd | 情報処理装置 |
-
1998
- 1998-04-06 JP JP10093532A patent/JP3091441B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH117441A (ja) | 1999-01-12 |
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