JP2002311827A

JP2002311827A - 情報処理装置

Info

Publication number: JP2002311827A
Application number: JP2001119310A
Authority: JP
Inventors: Nobusato Kadowaki; 信諭門脇; Satoshi Hyodo; 聡兵頭; Hideki Kamiyanagi; 秀樹上柳; Tatsuo Masuda; 達男増田; Yasukazu Miyazaki; 靖一宮崎; Hiroshige Nakatani; 浩茂中谷
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2001-04-18
Filing date: 2001-04-18
Publication date: 2002-10-25

Abstract

(57)【要約】【課題】処理対象データのデータ量より少ない記憶容
量を有する記憶手段を用いてネットワークを介して転送
されるデータの中から処理対象データを処理することが
できる情報処理装置を提供する。【解決手段】メインメモリ２１に格納されている処理
対象データをその部分処理対象データごとにバンクメモ
リ４ａに記憶させ、演算エンジン３４ａにより、バンク
メモリ４ａから読み出したデータとレジスタ３４ａに格
納されている初期値又は直前の演算結果とを用いてＤＥ
Ｓ暗号化処理を繰り返し、処理対象データのデータ量よ
り少ない記憶容量を有するバンクメモリ４ａを用いてＤ
ＥＳ暗号化処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ネットワークを介
して転送されるデータの中から処理対象となるデータを
処理する情報処理装置に関するものである。

【０００２】

【従来の技術】近年、インターネット等のネットワーク
の普及に伴い、ネットワークを用いた種々のサービスが
行われている。このようなサービスを利用する際、アク
セスするユーザを特定するために認証処理が行われた
り、セキュリティーを確保するためにデータを暗号化し
て転送することが一般に行われるようになっている。

【０００３】上記の暗号処理及び認証処理において１回
に処理されるデータ量が大きくなる場合があり、このよ
うに大きなデータ量を有するデータを処理単位として暗
号処理及び認証処理を行うために、従来の暗号認証装置
では、大容量の処理用メモリを用いて暗号処理及び認証
処理を行っている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ように大容量の処理用メモリを用いたのでは、装置のコ
ストが増加するとともに、装置を構成する回路も大型化
する。一方、大容量の処理用メモリではなく、少ない容
量の処理用メモリを用いたのでは、処理可能なデータ量
が制限され、装置の使用可能範囲が制約される。

【０００５】本発明の目的は、処理対象データのデータ
量より少ない記憶容量を有する記憶手段を用いてネット
ワークを介して転送されるデータの中から処理対象デー
タを処理することができる情報処理装置を提供すること
である。

【０００６】

【課題を解決するための手段】本発明に係る情報処理装
置は、ネットワークを介して転送されるデータの中から
処理対象となるデータを処理する情報処理装置であっ
て、処理対象となるデータとしてデータ量Ｍの処理対象
データを受け、所定のプログラムを実行することにより
装置全体の動作を制御する演算処理手段と、演算処理手
段から処理対象データのうちデータ量Ｎ（ここで、Ｎ＜
Ｍ）の部分処理対象データを受け、当該部分処理対象デ
ータを記憶する記憶手段と、記憶手段に記憶されている
部分処理対象データを順次読み出し、読み出したデータ
を用いて循環演算を行う循環演算手段とを備え、循環演
算手段は、所定の初期値又は演算結果を格納する格納手
段を含み、循環演算手段は、読み出したデータと格納手
段に記憶されている初期値又は直前の演算結果とを用い
て循環演算処理を行い、演算結果を格納手段に格納する
ものである。

【０００７】本発明に係る情報処理装置においては、所
定のプログラムを実行することにより装置全体の動作を
制御する演算処理手段がネットワークを介して転送され
るデータの中から処理対象となるデータを受けると、記
憶手段が演算処理手段から処理対象データのうちデータ
量Ｎ（ここで、Ｎ＜Ｍ）の部分処理対象データを記憶
し、循環演算手段は、記憶手段に記憶されている部分処
理対象データから最初のデータを読み出し、初回の演算
時には、読み出したデータと格納手段に格納されている
初期値とを用いて循環演算を行うとともに、演算結果を
格納手段に格納する。次に、循環演算手段は、記憶手段
から次のデータを読み出し、読み出したデータと格納手
段に格納されている直前の演算結果とを用いて循環演算
を行うとともに、演算結果を格納手段に格納し、上記の
処理を部分処理対象データの最後のデータまで繰り返
す。

【０００８】このとき、格納手段には部分処理対象デー
タの最後の演算結果が格納されているので、上記と同様
にして次の部分処理対象データを順次処理することがで
きる。このような処理を残りの部分処理対象データに対
して順次行い、最終的に、全ての部分処理対象データす
なわち一つの処理対象データを処理することができる。
このようして、処理対象データのデータ量より少ない記
憶容量を有する記憶手段を用いてネットワークを介して
転送されるデータの中から処理対象データを処理するこ
とができる。

【０００９】循環演算手段は、少なくとも第１及び第２
の循環演算手段を含み、記憶手段は、少なくとも第１及
び第２の記憶手段を含み、情報処理装置は、第１及び第
２の循環演算手段と第１及び第２の記憶手段との接続状
態を切り替る切り替え手段をさらに備え、切り替え手段
は、第１の循環演算手段の循環演算処理が終了した後に
第２の循環演算手段が第１の循環演算手段の演算結果を
用いて循環演算処理を行う場合、第２の循環演算手段の
格納手段に第１の循環演算手段の最後の演算結果を格納
することが好ましい。

【００１０】この場合、第２の循環演算手段が循環演算
処理を行うときに、第２の循環演算手段の格納手段に第
１の循環演算手段の最後の演算結果が格納されているの
で、第２の循環演算処理手段により引き続き循環演算処
理を行うことができ、複数の循環演算手段の中から任意
の循環演算処理手段を用いて循環演算処理を継続するこ
とができる。

【００１１】循環演算手段は、少なくとも第１及び第２
の循環演算手段を含み、記憶手段は、少なくとも第１及
び第２の記憶手段を含み、情報処理装置は、第１及び第
２の循環演算手段と第１及び第２の記憶手段との接続状
態を切り替る切り替え手段をさらに備え、切り替え手段
は、第１及び第２の循環演算手段が一つの処理対象デー
タに対する循環演算処理を終了するまで、第１及び第２
の循環演算手段の循環演算処理時における第１及び第２
の循環演算手段と第１及び第２の記憶手段との接続状態
を保持するようにしてもよい。

【００１２】この場合、第１及び第２の循環演算手段が
一つの処理対象データに対する循環演算処理を終了する
まで、第１及び第２の循環演算手段の循環演算処理時に
おける第１及び第２の循環演算手段と第１及び第２の記
憶手段との接続状態を保持しているので、第１及び第２
の循環演算手段において必要な演算結果を常に各格納手
段に格納することができる。したがって、第１及び第２
の循環演算手段において処理対象データに対する循環演
算処理を並列に行うことができるので、ネットワーク上
で転送されるデータをデータ転送の障害とならないよう
に高速に処理することができる。

【００１３】循環演算手段は、処理対象データに対して
所定の認証処理を行う認証処理手段を含み、演算処理手
段は、処理対象データのうち第１の部分処理対象データ
を記憶手段に記憶させ、認証処理手段は、記憶手段に記
憶されている第1の部分処理対象データに対して認証処
理を行い、演算処理手段は、認証処理手段が第1の部分
処理対象データを処理している間に、処理対象データの
うち第１の部分処理対象データに続く第２の部分処理対
象データを記憶手段に記憶させ、認証処理手段は、第1
の部分処理対象データの処理を終了した後に連続して記
憶手段に記憶されている第２の部分処理対象データに対
して認証処理を行うことが好ましい。

【００１４】この場合、認証処理手段が第1の部分処理
対象データを処理している間に、処理対象データのうち
第１の部分処理対象データに続く第２の部分処理対象デ
ータを記憶手段に記憶させ、認証処理手段が第1の部分
処理対象データの処理を終了した後に連続して記憶手段
に記憶されている第２の部分処理対象データに対して認
証処理を行っているので、記憶手段への部分処理対象デ
ータの書き込み処理と認証処理手段による認証処理とを
並列に行うことができ、認証処理時間を短縮することが
できる。

【００１５】記憶手段は、切り替え手段及び循環演算手
段とともに一つの集積回路により構成されることが好ま
しい。

【００１６】この場合、記憶手段が切り替え手段及び循
環演算手段とともに一つの集積回路により構成されてい
るので、記憶手段と切り替え手段との間のインターフェ
ースを高速化することができる。

【００１７】演算処理手段は、切り替え手段及び循環演
算手段とともに一つの集積回路により構成されることが
好ましい。

【００１８】この場合、演算処理手段が切り替え手段及
び循環演算手段とともに一つの集積回路により構成され
ているので、演算処理手段と切り替え手段との間のイン
ターフェースを高速化することができる。

【００１９】

【発明の実施の形態】以下、本発明の一実施の形態によ
る情報処理装置の一例として暗号認証回路について図面
を参照しながら説明する。図１は、本発明の第１の実施
の形態による暗号認証回路の構成を示すブロック図であ
る。

【００２０】図１に示す暗号認証回路は、ＣＰＵ（中央
演算処理装置）２、ＡＳＩＣ（Application Specific I
ntegrated Circuit）３及びバンクメモリ４ａ，４ｂを
備える。ＣＰＵ２は、メインメモリ２１を含む。ＡＳＩ
Ｃ３は、Ｉ／Ｆ（インターフェース）部３１，３３ａ〜
３３ｃ，３５ａ，３５ｂ、メインコントローラ３２及び
演算エンジン３４ａ〜３４ｃを含む。メインコントロー
ラ３２は、ステートマシン３６及びバススイッチ３７を
含む。ステートマシン３６はレジスタ部３８を含む。演
算エンジン３４ａはレジスタ３９ａを含み、演算エンジ
ン３４ｂはレジスタ３９ｂを含み、演算エンジン３４ｃ
はレジスタ３９ｃを含む。

【００２１】ＣＰＵ２は、ネットワークに接続するため
のネットワークインターフェース機能を備えた汎用ネッ
トワークプロセッサ等から構成され、ネットワーク１及
びＡＳＩＣ３に接続される。なお、ネットワーク１とし
ては、例えば、インターネット、イントラネット等の種
々のネットワークを用いることができる。

【００２２】ＣＰＵ２は、所定のプログラムを実行する
ことにより、装置全体の動作を制御するとともに、ネッ
トワーク１を介して転送されるデータから暗号処理（暗
号化処理及び復号化処理）及び認証処理の対象となるデ
ータとしてデータ量Ｍの処理対象データを抽出する。メ
インメモリ２１は、データ量Ｍの処理対象データを記憶
可能な容量を有し、ＣＰＵ２は、抽出した処理対象デー
タをメインメモリ２１に記憶させる。また、ＣＰＵ２
は、所定のプログラムを実行することにより、暗号処理
及び認証処理の対象とならないデータに対して当該デー
タに対する通常の処理を行う。

【００２３】ＡＳＩＣ３は、暗号処理及び／又は認証処
理の特定用途に対して設計された１チップの集積回路か
ら構成され、ＣＰＵ２の制御の下、ＣＰＵ２から出力さ
れるデータに対して暗号処理及び／又は認証処理を行
い、処理後のデータをＣＰＵ２へ出力する。なお、ＡＳ
ＩＣ３内の各ブロックは、上記のように１チップのＡＳ
ＩＣにより構成される例に特に限定されず、各ブロック
を個別回路により構成してもよい。

【００２４】Ｉ／Ｆ部３１は、ＣＰＵ２とメインコント
ローラ３２との間のインターフェースを行い、ＣＰＵ２
とバススイッチ３７との間でのデータ転送を制御した
り、ＣＰＵ２とステートマシン３６との間での各制御信
号等の入出力を制御する。なお、ＣＰＵ２とメインコン
トローラ３２とを直接接続できる場合はＩ／Ｆ部３１を
省略することも可能である。

【００２５】メインコントローラ３２は、動作状態に応
じて、バンクメモリ４ａ，４ｂに接続されているＩ／Ｆ
部３５ａ，３５ｂとＣＰＵ２に接続されているＩ／Ｆ部
３１又は演算エンジン３４ａ〜３４ｃに接続されている
Ｉ／Ｆ部３３ａ〜３３ｃとの間の接続状態を切り替える
ことにより、バンクメモリ４ａ，４ｂとＣＰＵ２又は演
算エンジン３４ａ〜３４ｃとの間の接続状態を切り替え
る。

【００２６】Ｉ／Ｆ部３３ａ〜３３ｃは、演算エンジン
３４ａ〜３４ｃごとに設けられる。Ｉ／Ｆ部３３ａは、
メインコントローラ３２と演算エンジン３４ａとの間の
インターフェースを行い、メインコントローラ３２と演
算エンジン３４ａとの間でのデータ転送を制御したり、
メインコントローラ３２との間で各制御信号等を入出力
する。Ｉ／Ｆ部３３ｂ，３３ｃも、Ｉ／Ｆ部３３ａと同
様に構成され、メインコントローラ３２と各演算エンジ
ン３４ｂ，３４ｃとの間のインターフェースを行う。な
お、メインコントローラ３２と演算エンジン３４ａ〜３
４ｃとを直接接続できる場合はＩ／Ｆ部３３ａ〜３３ｃ
を省略してもよい。

【００２７】また、Ｉ／Ｆ部３３ａ〜３３ｃは、メイン
コントローラ３２側に同一のプロトコルを用いてメイン
コントローラ３２側のインターフェースを共通化してい
る。したがって、新たな処理方式等を採用した演算エン
ジンを用いる場合でも、変更すべき部分がＩ／Ｆ部３３
ａ〜３３ｃのメインコントローラ３２側を超えることが
なく、演算エンジンの変更を容易に行うことができる。

【００２８】演算エンジン３４ａ〜３４ｃは、レジスタ
３９ａ〜３９ｃに格納されている初期値又は直前の演算
結果とバンクメモリ４ａ，４ｂに記憶されている処理対
象となるデータとを用いて循環演算処理を行うための専
用のハードウエアにより構成され、暗号処理及び／又は
認証処理を行うための専用の暗号回路及び／又は認証回
路から構成される。本実施の形態では、例えば、演算エ
ンジン３４ａ，３４ｂは、ＤＥＳ（Data Encryption St
andard）暗号処理を行うための専用の暗号回路であり、
演算エンジン３４ｃは、ハッシュ関数を用いた認証処理
を行うための専用の認証回路である。

【００２９】なお、演算エンジン３４ａ〜３４ｃが行う
処理は、上記のＤＥＳ暗号処理及びハッシュ関数を用い
た認証処理に特に限定されず、初期値又は直前の演算結
果と処理すべきデータとを用いて循環演算処理を行うも
のにあれば、他の処理を行うようにしてもよい。また、
演算エンジンの数も、上記の例に特に限定されず、２個
又は４個以上の演算エンジンを用いてもよい。また、暗
号回路及び認証回路の数も、上記の例に特に限定され
ず、それぞれ２個以上設けたり、種々の数に変更可能で
あり、また、暗号回路又は認証回路のみにより構成して
もよい。

【００３０】Ｉ／Ｆ部３５ａ，３５ｂは、バンクメモリ
４ａ，４ｂごとに設けられる。Ｉ／Ｆ部３５ａは、メイ
ンコントローラ３２とバンクメモリ４ａとの間のインタ
ーフェースを行い、メインコントローラ３２とバンクメ
モリ４ａとの間でのデータ転送等を制御する。Ｉ／Ｆ部
３５ｂも、Ｉ／Ｆ部３５ａと同様に構成され、メインコ
ントローラ３２とバンクメモリ４ｂとの間のインターフ
ェースを行う。なお、メインコントローラ３２とバンク
メモリ４ａ，４ｂとを直接接続できる場合はＩ／Ｆ部３
５ａ，３５ｂを省略してもよい。

【００３１】また、Ｉ／Ｆ部３５ａ，３５ｂは、メイン
コントローラ３２側に同一のプロトコルを用いてメイン
コントローラ３２側のインターフェースを共通化してい
る。したがって、新たなアーキテクチャ等を採用したバ
ンクメモリを用いる場合でも、変更すべき部分がＩ／Ｆ
部３５ａ，３５ｂのメインコントローラ３２側を超える
ことがなく、バンクメモリの変更を容易に行うことがで
きる。

【００３２】バンクメモリ４ａ，４ｂは、処理対象デー
タのうちデータ量Ｎ（ここで、Ｎ＜Ｍ）の部分処理対象
データを記憶可能な容量を有し、処理対象となるデータ
又は処理後のデータを一時的に記憶する処理用メモリで
ある。なお、バンクメモリの数は、上記の例に特に限定
されず、１個又は３個以上のバンクメモリを用いてもよ
い。

【００３３】ステートマシン３６は、レジスタ部３８に
格納されている各種フラグ等を参照して所定のクロック
信号に同期して各ステートに順次遷移し、各ステートに
応じてバススイッチ３７の接続状態を制御するととも
に、演算エンジン３４ａ〜３４ｃ等の動作を制御する。

【００３４】レジスタ部３８は、暗号処理及び／又は認
証処理の初期値を予め格納されるとともに、ステートマ
シン３６によりバススイッチ３７の接続状態を制御等す
るために用いられる各種フラグ等を格納する。各種フラ
グとしては、例えば、各バンクメモリ４ａ，４ｂにデー
タが書き込まれていることを示すメモリビジーフラグ、
各バンクメモリ４ａ，４ｂのデータが演算エンジン３４
ａ〜３４ｃにより演算中であることを示すエンジンビジ
ーフラグ等がある。

【００３５】バススイッチ３７は、バンクメモリ４ａ，
４ｂに接続されているＩ／Ｆ部３５ａ，３５ｂとＣＰＵ
２に接続されているＩ／Ｆ部３１又は演算エンジン３４
ａ〜３４ｃに接続されているＩ／Ｆ部３３ａ〜３３ｃと
の間の接続状態を切り替えるマルチプレクサ（図示省
略）等から構成され、ステートマシン３６の制御の下、
バンクメモリ４ａ，４ｂとＣＰＵ２又は演算エンジン３
４ａ〜３４ｃとの間の接続状態を切り替える。

【００３６】本実施の形態では、ＣＰＵ２が演算処理手
段に相当し、演算エンジン３４ａ〜３４ｃが循環演算手
段に相当し、バンクメモリ４ａ，４ｂが記憶手段並びに
第１及び第２の記憶手段に相当し、レジスタ３９ａ〜３
９ｃが格納手段に相当する。また、演算エンジン（暗号
回路）３４ａ，３４ｂが第１及び第２の循環演算手段に
相当し、メインコントローラ３２が切り替え手段に相当
し、演算エンジン（認証回路）３４ｃが認証処理手段に
相当する。

【００３７】次に、上記のように構成された暗号認証回
路の動作について説明する。まず、ＣＰＵ２がネットワ
ーク１を介して転送されるデータの中からデータ量Ｍの
処理対象データを抽出し、抽出した処理対象データをメ
インメモリ２１に記憶する。このように暗号処理及び／
又は認証処理すべきデータが存在する場合、ステートマ
シン３６は、ＣＰＵ２からのアクセスに応答して、バス
スイッチ３７を用いて使用されていないバンクメモリの
Ｉ／Ｆ部とＣＰＵ２のＩ／Ｆ部３１とを接続する。次
に、ＣＰＵ２は、メインメモリ２１からデータを読み出
し、接続されているバンクメモリにデータを書き込む。

【００３８】次に、ステートマシン３６は、動作してい
ない演算エンジンを検索し、バススイッチ３７を用いて
動作していない演算エンジンのＩ／Ｆ部とデータが記憶
されているバンクメモリのＩ／Ｆ部とを接続する。次
に、接続された演算エンジンは、バンクメモリからデー
タを読み出して暗号処理又は認証処理を行い、処理後の
データをバンクメモリに再び記憶させる。

【００３９】演算エンジンによる暗号処理又は認証処理
が終了した後、ステートマシン３６は、ＣＰＵ２に対し
てアクセス要求を発行し、処理後のデータを記憶してい
るバンクメモリのＩ／Ｆ部とＣＰＵ２のＩ／Ｆ部３１と
を接続する。次に、ＣＰＵ２がバンクメモリから処理後
のデータを読み出し、暗号処理又は認証処理が完了す
る。

【００４０】上記の処理において、本実施の形態では、
メインメモリ２１に記憶されているデータ量Ｍの処理対
象データを記憶容量の小さいバンクメモリ４ａ，４ｂを
用いて処理しており、この処理の一例としてＣＢＣ（Ci
pher Block Chaining）モードでのＤＥＣ暗号化処理に
ついて以下に説明する。

【００４１】ＣＢＣモードによるＤＥＣ暗号化処理は、
以下の手順で行われる。

【００４２】Ｃ₁＝ＤＥＳ（ＩＶｘｏｒＤ₁）Ｃ_k＝ＤＥＳ（Ｃ_k-1 ｘｏｒＤ_k）ここで、Ｃ_kは暗号化処理の結果を示し、その添え字は
暗号化処理の回数を示し、ＤＥＳ（）はＤＥＳ暗号化
処理を示し、ＩＶは初期値を示し、Ｄ_kは暗号化処理さ
れるデータを示し、その添え字はメモリのアドレスを示
す。

【００４３】上記のように、ＣＢＣモードによるＤＥＣ
暗号化処理では、初期値ＩＶ又は直前の暗号化処理の結
果Ｃ_k-1と処理対象となるデータＤ_kとを用いて循環演算
が行われる。なお、ＣＢＣモードによるＤＥＣ暗号化処
理では６４ビットのデータブロック単位に処理が行われ
る。

【００４４】図２は、図１に示す暗号認証回路を用いて
ＣＢＣモードでＤＥＣ暗号化処理を行う場合の動作を説
明するための模式的ブロック図である。なお、図２に示
す各ブロックは、実際には時系列的に接続されるが、図
２では、説明を容易にするために、バススイッチ３７に
よりＣＰＵ２とバンクメモリ４ａとが接続されかつバン
クメモリ４ａと演算エンジン３４ａとが接続された状態
を模式的に示しており、各接続経路におけるＩ／Ｆ部３
１，３３ａ，３５ａ及びバススイッチ３７の図示を省略
しており、他の図も同様である。

【００４５】図２に示すように、アドレス１〜ｍ番値ま
でのメモリ空間を占有するデータ量Ｍの処理対象データ
である未処理データ１〜ｍがメインメモリ２１に格納さ
れている場合、ＣＰＵ２は、処理対象データをデータ量
Ｎの部分処理対象データに分割し、まず、最初の部分処
理対象データである未処理データ１〜ｎをアドレス１〜
ｎ番値までのメモリ空間を有しデータ量Ｎ（Ｎ＜Ｍ）の
データを記憶可能なバンクメモリ４ａに記憶させる。ま
た、ステートマシン３６は、レジスタ部３８に予め記憶
している初期値ＩＶを演算エンジン３４ａのレジスタ３
９ａに格納する。

【００４６】次に、演算エンジン３４ａ内のＤＥＳ暗号
装置４０ａは、バンクメモリ４ａから読み出した未処理
データ１とレジスタ３４ａに格納されている初期値ＩＶ
とを用いてＤＥＳ暗号化処理を行う。

【００４７】図３は、図１に示す暗号認証回路により未
処理データ１と初期値ＩＶとを用いてＤＥＳ暗号化処理
した後の状態を説明するための模式的ブロック図であ
る。未処理データ１と初期値ＩＶとを用いてＤＥＳ暗号
化処理した後、図３に示すように、処理後データ１がレ
ジスタ３９ａに格納されるとともに、バンクメモリ４ａ
に書き戻される。上記の処理を繰り返すことにより、直
前の演算結果がバンクメモリ４ａに書き戻されるととも
に、レジスタ３９ａにも格納され、レジスタ３９ａの直
前の演算結果とバンクメモリ４ａから読み出された未処
理データとを用いてＤＥＳ暗号化処理が繰り返される。

【００４８】図４は、図１に示す暗号認証回路により最
初の部分処理対象データのＤＥＳ暗号化処理が終了した
後の状態を説明するための模式的ブロック図である。Ｄ
ＥＳ暗号化処理が繰り返され、最初の部分処理対象デー
タの最後の未処理データｎのＤＥＳ暗号化処理が終了し
た後、図４に示すように、処理後データ１〜ｎがバンク
メモリ４ａに書き戻されるとともに、レジスタ３９ａに
処理後データｎが格納される。このようにして、最初の
部分処理対象データのＤＥＳ暗号化処理が終了し、その
後、バンクメモリ４ａの処理後データ１〜ｎがメインメ
モリ２へ転送される。

【００４９】図５は、図１に示す暗号認証回路において
同じバンクメモリ及び演算エンジンを用いてＤＥＳ暗号
化処理を継続する場合の動作を説明するための模式的ブ
ロック図である。上記の最初の部分処理対象データに続
く第２の部分処理対象データを処理する場合、図５に示
すように、ＣＰＵ２は、第２の部分処理対象データであ
る未処理データｎ＋１〜２ｎをバンクメモリ４ａに記憶
させる。このＤＥＳ暗号化処理において、最初の部分処
理対象データの最後の演算結果である処理後データｎが
必要となるが、処理後データｎはレジスタ３９ａに格納
されている。したがって、演算エンジン３４ａは、この
処理後データｎを用いて上記の最初の部分処理対象デー
タと同様にして、第２の部分処理対象データをＤＥＳ暗
号化処理することができる。

【００５０】上記の処理をメインメモリ２１に記憶され
ている最後の未処理データｍの処理が終了するまで継続
することにより、メインメモリ２１に記憶されているデ
ータ量Ｍの処理対象データを記憶容量の小さいバンクメ
モリ４ａを用いてＤＥＳ暗号化処理することができる。
なお、バンクメモリ４ｂ及び演算エンジン３４ｂ、バン
クメモリ４ｂ及び演算エンジン３４ａ、バンクメモリ４
ａ及び演算エンジン３４ｂを用いてＤＥＳ暗号化処理を
行う場合も、上記と同様である。

【００５１】このようして、本実施の形態では、処理対
象データのデータ量より少ない記憶容量を有するバンク
メモリ４ａ，４ｂを用いてネットワークを介して転送さ
れるデータの中から処理対象データを暗号化処理するこ
とができる。

【００５２】また、上記の暗号化処理を行う際、本実施
の形態では、使用するバンクメモリ及び演算エンジンを
予め指定し、接続するバンクメモリと演算エンジンとの
組み合わせを固定している。例えば、バンクメモリ４ａ
及び演算エンジン３４ａとバンクメモリ４ｂ及び演算エ
ンジン３４ｂとを用いてそれぞれＤＥＳ暗号化処理を行
う場合、ステートマシン３６は、バススイッチ３７を用
いて、バンクメモリ４ａのＩ／Ｆ部３５ａと演算エンジ
ン３４ａのＩ／Ｆ部３３ａとを接続するとともに、バン
クメモリ４ｂのＩ／Ｆ部３５ｂと演算エンジン３４ｂの
Ｉ／Ｆ部３３ｂとを接続する。このとき、ステートマシ
ン３６は、バンクメモリ４ａ及び演算エンジン３４ａと
バンクメモリ４ｂ及び演算エンジン３４ｂとがそれぞれ
少なくとも１つの処理対象データに対してＤＥＳ暗号化
処理を終了するまで、バススイッチ３７によるバンクメ
モリ４ａ，４ｂと演算エンジン３４ａ，３４ｂとの間の
接続関係を固定する。

【００５３】このようにして、バンクメモリ４ａ及び演
算エンジン３４ａとバンクメモリ４ｂ及び演算エンジン
３４ｂとの接続状態を保持しているので、演算エンジン
３４ａ，３４ｂのレジスタ３９ａ，３９ｂにそれぞれ直
前の演算結果が格納され、演算エンジン３４ａ，３４ｂ
によりＤＥＳ暗号化処理を並列に行うことができ、ネッ
トワーク上で転送されるデータをデータ転送の障害とな
らないように高速に処理することができる。

【００５４】また、ハッシュ関数を用いた認証処理を行
う場合、上記の暗号化処理と同様にして以下のように処
理する。なお、本実施の形態では、ハッシュ関数を用い
た認証処理において５１２ビットのデータごとに処理を
行っている。また、以下の説明では、認証処理を行う場
合の処理用メモリとしてバンクメモリ４ａを用いている
が、バンクメモリ４ｂを用いてもよい。

【００５５】まず、ＣＰＵ２は、処理対象データをデー
タ量Ｎの部分処理対象データに分割し、例えば、バンク
メモリ４ａに最初の部分処理対象データ（未処理データ
１〜ｎ）を記憶させる。また、ステートマシン３６は、
レジスタ部３８に予め記憶している認証処理用の初期値
を演算エンジン３４ｃのレジスタ３９ｃに格納する。

【００５６】次に、演算エンジン３４ｃ内の認証装置
（図示省略）は、バンクメモリ４ａから読み出した未処
理データ１とレジスタ３４ａに格納されている初期値と
を用いて認証処理を行い、処理後データ１がレジスタ３
９ｃに格納される。上記の処理を繰り返すことにより、
直前の演算結果がレジスタ３９ｃに格納され、レジスタ
３９ｃの直前の演算結果とバンクメモリ４ａから読み出
された未処理データとを用いて認証処理が継続される。

【００５７】次に、最初の部分処理対象データの最後の
未処理データｎの認証処理が終了した後、レジスタ３９
ｃに処理後データｎが格納される。したがって、この処
理後データｎを用いて第２の部分処理対象データを認証
処理することができる。

【００５８】上記の処理をメインメモリ２１に記憶され
ている最後の未処理データｍの処理が終了するまで継続
することにより、メインメモリ２１に記憶されているデ
ータ量Ｍの処理対象データを記憶容量の小さいバンクメ
モリ４ａ，４ｂを用いて認証処理することができる。

【００５９】図６は、図１に示す暗号認証回路による認
証処理の一例を説明するためのタイミングチャートであ
る。図６に示す例では、簡略化のため、２回のメモリア
クセスにより認証処理が完了する場合を示しており、期
間Ｒ１において、１回目の部分処理対象データが、例え
ばバンクメモリ４ａに書き込まれ、期間Ａ１において、
演算エンジン３４ｃにより１回目の部分処理対象データ
に対する認証処理が行われる。

【００６０】次に、期間Ｒ２において、２回目の部分処
理対象データがバンクメモリ４ａに書き込まれ、期間Ａ
２において、演算エンジン３４ｃにより２回目の部分処
理対象データに対する認証処理が行われ、認証処理が完
了する。このように認証処理を行うことにより、バンク
メモリ４ａ，４ｂの記憶容量より大きいデータ量Ｍの処
理対象データを認証処理することができる。なお、認証
回路が２個以上ある場合は、上記の暗号化処理と同様に
して認証処理を並列に行うようにしてもよい。

【００６１】次に、認証処理の他の例について説明す
る。上記のハッシュ関数を用いた認証処理は暗号化処理
に比べて演算エンジンが動作している期間が比較的長時
間となり、また、この演算エンジンの動作期間中に、バ
ススイッチ３７は演算エンジンのＩ／Ｆ部とバンクメモ
リのＩ／Ｆ部を接続する必要がない。このため、本実施
の形態では、以下のようにして、演算エンジンの動作中
に部分処理対象データのバンクメモリへの書き込みを行
っている。

【００６２】図７は、図１に示す暗号認証回路による認
証処理の他の例を説明するためのタイミングチャートで
ある。図７に示すように、期間Ｒ１において、１回目の
部分処理対象データが、例えばバンクメモリ４ａに書き
込まれる。次に、期間Ａ１において、演算エンジン３４
ｃにより１回目の部分処理対象データに対する認証処理
が行われるとともに、期間Ｒ２において、２回目の部分
処理対象データがバンクメモリ４ａに書き込まれる。

【００６３】具体的には、演算エンジン３４ｃが１回目
の部分処理対象データの最後のデータを取り込んだ後
に、ステートマシン３６はバススイッチ３７によりＣＰ
Ｕ２のＩ／Ｆ部３１とバンクメモリ４ａのＩ／Ｆ部３５
ａとを接続し、２回目の部分処理対象データをバンクメ
モリ４ａに書き込む。したがって、１回目の部分処理対
象データの最後のデータの認証処理期間中に２回目の部
分処理対象データの書き込みが並列に行われる。

【００６４】なお、演算エンジンの動作中に部分処理対
象データの各データを個別にバンクメモリに書き込むこ
とができる場合は、演算エンジンが各データを取り込む
ごとに、次の部分処理対象データの各データを順次バン
クメモリに書き込み、各データの認証処理期間中に次の
部分処理対象データの各データの書き込みを並列に行う
ようにしてもよい。

【００６５】次に、期間Ａ２において２回目の部分処理
対象データの認証処理が行われるとともに、期間Ｒ３に
おいて３回目の部分処理対象データの書き込みが行わ
れ、以降上記の処理が繰り返され、期間Ａｊ-１におい
てｊ-１回目の部分処理対象データの認証処理が行われ
るとともに、期間Ｒｊにおいて最後の部分処理対象デー
タとなるｊ回目の部分処理対象データの書き込みが行わ
れる。最後に、期間Ａｊにおいてｊ回目の部分処理対象
データの認証処理が行われ、認証処理が完了する。

【００６６】上記のように、演算エンジン３４ｃが部分
処理対象データを処理している間に、次の部分処理対象
データをバンクメモリ４ａに記憶させ、演算エンジン３
４ｃが部分処理対象データの処理を終了した後に連続し
て次の部分処理対象データに対して認証処理を行ってい
るので、バンクメモリ４ａへの部分処理対象データの書
き込み処理と演算エンジン３４ｃによる認証処理とを並
列に行うことができ、認証処理時間を短縮することがで
きる。

【００６７】なお、上記のハッシュ関数を用いた認証処
理において１回の処理につき５１２ビットのデータを転
送しているが、ハッシュ関数を用いた認証処理に要する
時間等に応じて、転送するデータ量を増加させるように
してもよい。また、認証回路が２個以上ある場合は、上
記の認証処理を並列に行うようにしてもよい。

【００６８】上記の各処理では、１つの処理対象データ
を１つの演算エンジンにより処理する場合について説明
したが、本実施の形態では、以下のようにして、１つの
処理対象データを異なる演算エンジンにより処理するこ
ともできる。

【００６９】図８は、図１に示す暗号認証回路において
異なる演算エンジンを用いてＤＥＳ暗号化処理を継続す
る場合の動作を説明するための模式的ブロック図であ
る。

【００７０】例えば、図２〜図４に示すように、バンク
メモリ４ａ及び演算エンジン３４ａを用いて最初の部分
処理対象データをＤＥＳ暗号化処理した後、図８に示す
ように、ＣＰＵ２は、第２の部分処理対象データ（未処
理データｎ＋１〜２ｎ）をバンクメモリ４ｂに記憶さ
せ、ステートマシン３６は、演算エンジン３４ａのレジ
スタ３９ａに格納されている処理後データｎを演算エン
ジン３４ｂのレジスタ３９ｂに格納する。したがって、
演算エンジン３４ｂは、上記の演算エンジン３４ａによ
る処理と同様にして、レジスタ３９ｂに格納されている
処理後データｎを用いて第２の部分処理対象データをＤ
ＥＳ暗号化処理することができる。

【００７１】上記のように、新たな暗号化処理を行う演
算エンジンのレジスタに直前の演算結果を格納してメイ
ンメモリ２１に記憶されている最後の未処理データｍの
処理が終了するまで処理を継続することにより、異なる
演算エンジン及び記憶容量の小さいバンクメモリを用い
てデータ量Ｍの処理対象データをＤＥＳ暗号化処理する
ことができる。なお、演算エンジンとして認証回路が複
数ある場合は、上記と同様に新たに認証処理を行う演算
エンジンのレジスタに直前の演算結果を格納することに
より、異なる認証回路及び記憶容量の小さいバンクメモ
リを用いてデータ量Ｍの処理対象データを認証処理する
ことができる。

【００７２】このように、異なる演算エンジンを用いて
暗号処理及び認証処理を行う場合に、直前の演算結果が
新たに処理を行う演算エンジンのレジスタに格納されて
いるので、異なる演算エンジンにより引き続き暗号処理
及び認証処理を行うことができる。したがって、ステー
トマシン３６は、バススイッチ３７により任意の演算エ
ンジンとバンクメモリとを接続して暗号処理及び認証処
理を行うことができ、より高速にデータを処理すること
ができる。

【００７３】次に、本発明の第２の実施の形態による暗
号認証回路について説明する。図９は、本発明の第２の
実施の形態による暗号認証回路の構成を示すブロック図
である。

【００７４】図９に示す暗号認証回路と図１に示す暗号
認証回路とで異なる点は、バンクメモリ４ａ，４ｂをＡ
ＳＩＣ３ａ内部に取り込み、バンクメモリ４ａ，４ｂが
Ｉ／Ｆ部３１，３３ａ〜３３ｃ，３５ａ，３５ｂ、演算
エンジン３４ａ〜３４ｃ及びメインコントローラ３２と
ともに一つの集積回路により構成されている点であり、
その他の点は図１に示す暗号認証回路とほぼ同様である
ので同一部分には同一符号を付し、以下本実施の形態の
特徴的な点について説明する。

【００７５】図９に示す暗号認証回路は、図１に示す暗
号認証回路と同様に動作して同様の効果を得ることがで
きるとともに、バンクメモリ４ａ，４ｂをＡＳＩＣ３ａ
内部に取り込んでいる。既存のバンクメモリを外付けで
使用する場合、各バンクメモリの製造メーカーの仕様に
合わせてＩ／Ｆ部３５ａ，３５ｂ等を設計する必要があ
り、インターフェースにおける動作及び速度が不十分に
なる場合がある。しかしながら、本実施の形態では、バ
ンクメモリ４ａ，４ｂを取り込んだ一つの集積回路によ
りＡＳＩＣ３ａが構成されているので、バンクメモリ４
ａ，４ｂのインターフェースを高速化することができ
る。

【００７６】次に、本発明の第３の実施の形態による暗
号認証回路について説明する。図１０は、本発明の第３
の実施の形態による暗号認証回路の構成を示すブロック
図である。

【００７７】図１０に示す暗号認証回路と図１に示す暗
号認証回路とで異なる点は、ＣＰＵ２をＡＳＩＣ３ｂ内
部に取り込み、ＣＰＵ２がＩ／Ｆ部３１，３３ａ〜３３
ｃ，３５ａ，３５ｂ、演算エンジン３４ａ〜３４ｃ及び
メインコントローラ３２とともに一つの集積回路により
構成されている点であり、その他の点は図１に示す暗号
認証回路とほぼ同様であるので同一部分には同一符号を
付し、以下本実施の形態の特徴的な点について説明す
る。

【００７８】図１０に示す暗号認証回路は、図１に示す
暗号認証回路と同様に動作して同様の効果を得ることが
できるとともに、ＣＰＵ２をＡＳＩＣ３ｂ内部に取り込
んでいる。既存のＣＰＵを外付けで使用する場合、各Ｃ
ＰＵの製造メーカーの仕様に合わせてＩ／Ｆ部３１等を
設計する必要があり、インターフェースにおける動作及
び速度が不十分になる場合がある。しかしながら、本実
施の形態では、ＣＰＵ２を取り込んだ一つの集積回路に
よりＡＳＩＣ３ｂが構成されているので、ＣＰＵ２のイ
ンターフェースを高速化することができる。

【００７９】次に、本発明の第４の実施の形態による暗
号認証回路について説明する。図１１１は、本発明の第
４の実施の形態による暗号認証回路の構成を示すブロッ
ク図である。

【００８０】図１１に示す暗号認証回路と図１に示す暗
号認証回路とで異なる点は、ＣＰＵ２及びバンクメモリ
４ａ，４ｂをＡＳＩＣ３ｃ内部に取り込み、ＣＰＵ２及
びバンクメモリ４ａ，４ｂがＩ／Ｆ部３１，３３ａ〜３
３ｃ，３５ａ，３５ｂ、演算エンジン３４ａ〜３４ｃ及
びメインコントローラ３２とともに一つの集積回路によ
り構成されている点であり、その他の点は図１に示す暗
号認証回路とほぼ同様であるので同一部分には同一符号
を付し、以下本実施の形態の特徴的な点について説明す
る。

【００８１】図１１に示す暗号認証回路は、図１に示す
暗号認証回路と同様に動作して同様の効果を得ることが
できるとともに、ＣＰＵ２及びバンクメモリ４ａ，４ｂ
をＡＳＩＣ３ｃ内部に取り込んでいる。既存のＣＰＵ及
びバンクメモリを外付けで使用する場合、各ＣＰＵ及び
バンクメモリの製造メーカーの仕様に合わせてＩ／Ｆ部
３１，３５ａ，３５ｂ等を設計する必要があり、インタ
ーフェースにおける動作及び速度が不十分になる場合が
ある。しかしながら、本実施の形態では、ＣＰＵ２及び
バンクメモリ４ａ，４ｂを取り込んだ一つの集積回路に
よりＡＳＩＣ３ｃが構成されているので、ＣＰＵ２及び
バンクメモリ４ａ，４ｂのインターフェースを高速化す
ることができる。

【００８２】

【発明の効果】本発明によれば、格納手段に初期値又は
前回の部分処理対象データの最後の演算結果を格納して
いているので、次の部分処理対象データを順次処理する
ことができ、このような処理を残りの部分処理対象デー
タに対して順次行い、最終的に、全ての部分処理対象デ
ータすなわち処理対象データを処理することができ、処
理対象データのデータ量より少ない記憶容量を有する記
憶手段を用いてネットワークを介して転送されるデータ
の中から処理対象データを処理することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による暗号認証回
路の構成を示すブロック図である。

【図２】図１に示す暗号認証回路を用いてＣＢＣモー
ドでＤＥＣ暗号化処理を行う場合の動作を説明するため
の模式的ブロック図である。

【図３】図１に示す暗号認証回路により未処理データ
と初期値とを用いてＤＥＳ暗号化処理した後の状態を説
明するための模式的ブロック図である。

【図４】図１に示す暗号認証回路により最初の部分処
理対象データのＤＥＳ暗号化処理が終了した後の状態を
説明するための模式的ブロック図である。

【図５】図１に示す暗号認証回路において同じバンク
メモリ及び演算エンジンを用いてＤＥＳ暗号化処理を継
続する場合の動作を説明するための模式的ブロック図で
ある。

【図６】図１に示す暗号認証回路による認証処理の一
例を説明するためのタイミングチャートである。

【図７】図１に示す暗号認証回路による認証処理の他
の例を説明するためのタイミングチャートである。

【図８】図１に示す暗号認証回路において異なる演算
エンジンを用いてＤＥＳ暗号化処理を継続する場合の動
作を説明するための模式的ブロック図である。

【図９】本発明の第２の実施の形態による暗号認証回
路の構成を示すブロック図である。

【図１０】本発明の第３の実施の形態による暗号認証
回路の構成を示すブロック図である。

【図１１】本発明の第４の実施の形態による暗号認証
回路の構成を示すブロック図である。

【符号の説明】

２ＣＰＵ３，３ａ〜３ｃＡＳＩＣ４ａ，４ｂバンクメモリ３１，３３ａ〜３３ｃ，３５ａ，３５ｂＩ／Ｆ部３２メインコントローラ３４ａ，３４ｂ演算エンジン（暗号回路）３４ｃ演算エンジン（認証回路）３６ステートマシン３７バススイッチ３８レジスタ部３９ａ〜３９ｃレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者上柳秀樹大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者増田達男大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者宮崎靖一大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者中谷浩茂大阪府門真市大字門真1048番地松下電工株式会社内Ｆターム(参考） 5B017 AA03 BA07 BB09 CA15 CA16 5B045 DD01 EE27 GG09 5C062 AA13 AA35 AB41 AB42 AB46 AC21 AC22 5J104 AA07 JA13 KA04

Claims

【特許請求の範囲】

【請求項１】ネットワークを介して転送されるデータ
の中から処理対象となるデータを処理する情報処理装置
であって、前記処理対象となるデータとしてデータ量Ｍの処理対象
データを受け、所定のプログラムを実行することにより
装置全体の動作を制御する演算処理手段と、前記演算処理手段から前記処理対象データのうちデータ
量Ｎ（ここで、Ｎ＜Ｍ）の部分処理対象データを受け、
当該部分処理対象データを記憶する記憶手段と、前記記憶手段に記憶されている部分処理対象データを順
次読み出し、読み出したデータを用いて循環演算を行う
循環演算手段とを備え、前記循環演算手段は、所定の初期値又は演算結果を格納
する格納手段を含み、前記循環演算手段は、読み出したデータと前記格納手段
に記憶されている初期値又は直前の演算結果とを用いて
循環演算処理を行い、演算結果を前記格納手段に格納す
ることを特徴とする情報処理装置。
【請求項２】前記循環演算手段は、少なくとも第１及
び第２の循環演算手段を含み、前記記憶手段は、少なくとも第１及び第２の記憶手段を
含み、前記情報処理装置は、前記第１及び第２の循環演算手段
と前記第１及び第２の記憶手段との接続状態を切り替る
切り替え手段をさらに備え、前記切り替え手段は、前記第１の循環演算手段の循環演
算処理が終了した後に前記第２の循環演算手段が前記第
１の循環演算手段の演算結果を用いて循環演算処理を行
う場合、前記第２の循環演算手段の格納手段に前記第１
の循環演算手段の最後の演算結果を格納することを特徴
とする請求項１記載の情報処理装置。
【請求項３】前記循環演算手段は、少なくとも第１及
び第２の循環演算手段を含み、前記記憶手段は、少なくとも第１及び第２の記憶手段を
含み、前記情報処理装置は、前記第１及び第２の循環演算手段
と前記第１及び第２の記憶手段との接続状態を切り替る
切り替え手段をさらに備え、前記切り替え手段は、前記第１及び第２の循環演算手段
が一つの処理対象データに対する循環演算処理を終了す
るまで、前記第１及び第２の循環演算手段の循環演算処
理時における前記第１及び第２の循環演算手段と前記第
１及び第２の記憶手段との接続状態を保持することを特
徴とする請求項１記載の情報処理装置。
【請求項４】前記循環演算手段は、前記処理対象デー
タに対して所定の認証処理を行う認証処理手段を含み、前記演算処理手段は、前記処理対象データのうち第１の
部分処理対象データを前記記憶手段に記憶させ、前記認証処理手段は、前記記憶手段に記憶されている第
1の部分処理対象データに対して認証処理を行い、前記演算処理手段は、前記認証処理手段が前記第1の部
分処理対象データを処理している間に、前記処理対象デ
ータのうち前記第１の部分処理対象データに続く第２の
部分処理対象データを前記記憶手段に記憶させ、前記認証処理手段は、前記第1の部分処理対象データの
処理を終了した後に連続して前記記憶手段に記憶されて
いる第２の部分処理対象データに対して認証処理を行う
ことを特徴とする請求項３記載の情報処理装置。
【請求項５】前記記憶手段は、前記切り替え手段及び
前記循環演算手段とともに一つの集積回路により構成さ
れることを特徴とする請求項２〜４のいずれかに記載の
情報処理装置。
【請求項６】前記演算処理手段は、前記切り替え手段
及び前記循環演算手段とともに一つの集積回路により構
成されることを特徴とする請求項２〜５のいずれかに記
載の情報処理装置。