JP7042837B2 - 情報処理装置、情報処理装置の制御方法及びプログラム - Google Patents
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Description
しかしながら、このようにした場合、電源の再投入時においては、暗号化されたスナップショットイメージを復号した後、揮発性メモリ等に展開する必要が生じる。そうすると、スナップショットイメージを復号するための処理時間を要することとなり、高速起動の効果が損なわれ得る。
このようにすることで、電源の投入直後、スナップショットイメージをメインメモリに読み出す際には、暗号化されたスナップショットイメージが外部記憶装置からメインメモリに向けてデータバス上を伝送される過程で、ハードウェアとして構成された復号回路によって高速に復号される。したがって、高速起動の効果を損なうことなく暗号化されたスナップショットイメージを読み出すことができる。
このようにすることで、電源を切断する直前、スナップショットイメージを外部記憶装置11に書き込む際には、平文のスナップショットイメージがメインメモリ側装置10から外部記憶装置11に向けてデータバスDB上を伝送される過程で、ハードウェアとして構成された暗号化回路12aによって高速に暗号化される。したがって、電源切断時において外部記憶装置11に書き込むべきスナップショットイメージの暗号化を高速化することができる。
このようにすることで、ハードウェアとして、復号処理を有効にするか、無効にするかを切り替え可能な復号回路を、極めて簡素な構成で実現することができる。
このようにすることで、復号回路は、専用のメモリ(復号用データ記録メモリ)から直接読み出される復号用データを用いて高速に復号を行うことができる。
このようにすることで、初期状態からメインメモリに記録されている情報(PUF情報)に基づいてスナップショットイメージの暗号化を図ることができる。これにより、情報処理装置1のセキュリティ性能を一層高めることができる。
以下、図1~図8を参照しながら、第1の実施形態に係る情報処理装置について詳細に説明する。
図1は、第1の実施形態に係る情報処理装置のハードウェア構成を模式的に示す図である。
図1に示すように、情報処理装置1は、CPU100と、メインメモリ101と、外部記憶装置11と、暗号化回路12aと、復号回路12bと、乱数記録メモリ(復号用データ記録メモリ)13と、を備えている。また、CPU100、メインメモリ101、外部記憶装置11は、データバスDBによってそれぞれ接続されている。
メインメモリ101は、CPU100からの高速なアクセスを可能とする揮発性メモリであって主記憶装置とも呼ばれる。メインメモリ101は、例えば、DRAM(Dynamic Random Access Memory)等である。
外部記憶装置11は、大容量の不揮発性メモリであって補助記憶装置とも呼ばれる。外部記憶装置11は、例えば、ハードディスクドライブ(Hard Disk Drive;HDD)、ソリッドステートドライブ(Solid State Drive;SSD)等である。
なお、本実施形態に係る外部記憶装置11は、情報処理装置1に内蔵される態様として説明するが(図1参照)、他の実施形態においては、情報処理装置1に外付けされる態様であってもよい。
以下の説明において、CPU100とメインメモリ101とを総称してメインメモリ側装置10とも表記する。
なお、図示を省略しているが、情報処理装置1は、データバスDBの他に、アドレスバス、コントロールバスを備えている。アドレスバス、コントロールバスは、データバスDBと同様に、CPU100、メインメモリ101及び外部記憶装置11を接続する信号線である。アドレスバスは、メインメモリ101及び外部記憶装置11における、書き込み、読み出しの目的とするデータの格納場所(アドレス)を指定するための信号線である。また、コントロールバスは、アドレスバスで指定された格納場所について、データの読み出しを行うのか、書き込みを行うかを指定するための信号線である。
復号回路12bは、データバスDB上に設けられ、当該データバスDBを通じて伝送される情報に対する復号処理を行う論理回路である。復号回路12bは、別途入力される制御信号に応じて、復号処理を有効にするか、無効にするかを切り替え可能とされる。
本実施形態に係る乱数記録メモリ13は、フラッシュメモリ等の書き換え可能な不揮発性メモリとされる。
図2は、第1の実施形態に係るCPUの機能構成を示す図である。
図2に示すように、CPU100は、予め用意されたプログラムに従って動作することで、書込処理部1001、読出処理部1002、及び、乱数生成部1003としての機能を発揮する。
読出処理部1002は、外部記憶装置11に書き込まれた情報をメインメモリ101に読み出す処理を行う。ここで、情報処理装置1の電源投入直後においては、CPU100は、最初に、予め定められた起動用のプログラム(ブートローダ)を読み出す。電源投入直後のCPU100は、ここで読み出された起動用のプログラム(ブートローダ)に従って動作することで、外部記憶装置11に格納されているデータ(後述するスナップショットイメージ)をメインメモリ101に読み出す読出処理部1002として機能する。
乱数生成部1003は、乱数を発生させるとともに、その乱数を乱数記録メモリ13に格納する処理を行う。
図3は、第1の実施形態に係る情報処理装置の機能構成及び各種情報の流れを示す図である。
図3に示すように、情報処理装置1は、メインメモリ側装置10と、外部記憶装置11との間で各種情報(データ、アドレス及び制御信号)のやり取りを行う。
まず、図3を参照しながら、暗号化回路12a及び復号回路12bのハードウェア構成について説明する。
マルチプレクサ120aは、2個の入力ポート[1]、[2]のうち、何れか一方に入力される情報を出力ポート[4]から出力する。具体的には、選択ポート[3]に入力される制御信号WR_muxが“L”(Low)であった場合、マルチプレクサ120aは、入力ポート[1]に入力される情報を出力ポート[4]から出力する。また、選択ポート[3]に入力される制御信号WR_muxが“H”(High)であった場合、マルチプレクサ120aは、入力ポート[2]に入力される情報を出力ポート[4]から出力する。
論理演算素子121aは、入力される2つの情報の排他的論理和(XOR)を演算する論理演算素子である。
論理演算素子121aには、更に、乱数記録メモリ13に記録されている暗号化用データXOR_dataが入力される。暗号化用データXOR_dataは、暗号化回路12aにおける暗号化処理に用いられる情報であり、具体的には、論理演算素子121aにおいて、書込データWR_dataとともに排他的論理和演算(XOR)の対象となる情報である。
マルチプレクサ120aの入力ポート[2]には、論理演算素子121aによる、書込データWR_dataと暗号化用データXOR_dataとの排他的論理和の演算結果が入力される。
マルチプレクサ120aの出力ポート[4]からは、記憶装置書込データStorage_WR_dataが出力される。記憶装置書込データStorage_WR_dataは、外部記憶装置11に実際に書き込まれる情報である。マルチプレクサ120aの選択ポート[3]に入力される制御信号WR_muxが“L”であった場合、記憶装置書込データStorage_WR_dataは、書込データWR_dataそのものとなる。即ち、制御信号WR_muxが“L”であった場合、暗号化回路12aの暗号化処理が無効化される。他方、マルチプレクサ120aの選択ポート[3]に入力される制御信号WR_muxが“H”であった場合、記憶装置書込データStorage_WR_dataは、論理演算素子121aによる排他的論理和の演算結果となる。即ち、制御信号WR_muxが“H”であった場合、暗号化回路12aの暗号化処理が有効化される。
マルチプレクサ120bは、2個の入力ポート[1]、[2]のうち、何れか一方に入力される情報を出力ポート[4]から出力する。具体的には、選択ポート[3]に、入力される制御信号RD_muxが“H”(High)であった場合、マルチプレクサ120bは、入力ポート[2]に入力される情報を出力ポート[4]から出力する。また、選択ポート[3]に、入力される制御信号RD_muxが“L”(Low)であった場合、マルチプレクサ120bは、入力ポート[1]に入力される情報を出力ポート[4]から出力する。
論理演算素子121bは、入力される2つの情報の排他的論理和(XOR)を演算する論理演算素子である。
論理演算素子121bには、更に、乱数記録メモリ13に記録されている復号用データXOR_dataが入力される(本実施形態に係る復号用データは、暗号化用データと同一の情報であるため、暗号化用データと同一の符号(XOR_data)を付して説明する)。復号用データXOR_dataは、復号回路12bにおける復号処理に用いられる情報であり、具体的には、論理演算素子121bにおいて、記憶装置読出データStorage_RD_dataとともに排他的論理和(XOR)の演算対象となる情報である。
マルチプレクサ120bの入力ポート[2]には、論理演算素子121bによる、記憶装置読出データStorage_RD_dataと復号用データXOR_dataとの排他的論理和の演算結果が入力される。
マルチプレクサ120bの出力ポート[4]からは、読出データRD_dataが出力される。読出データRD_dataは、メインメモリ101に実際に読み出される(展開される)情報である。マルチプレクサ120bの選択ポート[3]に入力される制御信号RD_muxが“L”であった場合、読出データRD_dataは、記憶装置読出データStorage_RD_dataそのものとなる。即ち、制御信号RD_muxが“L”であった場合、復号回路12bの復号処理が無効化される。他方、マルチプレクサ120bの選択ポート[3]に入力される制御信号RD_muxが“H”であった場合、読出データRD_dataは、論理演算素子121bによる排他的論理和の演算結果となる。即ち、制御信号RD_muxが“H”であった場合、復号回路12bの復号処理が有効化される。
書込制御信号WR#は、コントロールバスを通じてメインメモリ側装置10から外部記憶装置11に伝送される情報であって、外部記憶装置11のアドレス情報Addressで指定される格納場所について、記憶装置書込データStorage_WR_dataを書き込むことを指示する信号である。
読出制御信号RD#は、コントロールバスを通じてメインメモリ側装置10から外部記憶装置11に伝送される情報であって、外部記憶装置11のアドレス情報Addressで指定される格納場所に格納されている記憶装置読出データStorage_RD_dataを読み出すことを指示する信号である。
乱数記録メモリアドレス情報Data_addressは、CPU100(乱数生成部1003)が生成した乱数(乱数Random_data)を格納すべき格納場所を指定する情報である。
乱数Random_dataは、CPU100(乱数生成部1003)が生成した乱数である。
乱数記録メモリ書込制御信号WR#_randomは、乱数記録メモリ13の乱数記録メモリアドレス情報Data_addressで指定される格納場所に、乱数Random_dataを書き込むことを指示する信号である。
図4は、第1の実施形態に係る情報処理装置の第1の処理フローを示す図である。
また、図5は、第1の実施形態に係る情報処理装置の第1の処理フローに係る動作を詳細に説明するための図である。
次に、乱数生成部1003は、生成した乱数Random_dataを、乱数記録メモリ13の指定アドレスに記録する(ステップS02)。
例えば、図5に示すように、乱数生成部1003は、“A0000”なる乱数記録メモリアドレス情報Data_addressと、“X0001”なる乱数Random_dataとを出力する。そして、乱数生成部1003は、乱数記録メモリ書込制御信号WR#_randomを“H”から“L”に遷移させることで、乱数“X0001”が乱数記録メモリ13のアドレス“A0000”に書き込こまれる。
乱数生成部1003は、乱数記録メモリ13の別のアドレス(例えば、“A0001”)についても同様に、生成した別の乱数Random_data(例えば、“X0010”)を書き込んで行く。
このようにして乱数記録メモリ13に記録された乱数Random_dataは、メインメモリ101のスナップショットイメージの書き込み時、読み出し時において、それぞれ、暗号化用データXOR_data、復号用データXOR_dataとして乱数記録メモリ13から読み出される。
図6は、第1の実施形態に係る情報処理装置の第2の処理フローを示す図である。
また、図7、図8は、第1の実施形態に係る情報処理装置の第2の処理フローに係る動作を詳細に説明するための図である。
電源が投入されると、CPU100は、予め定められた記憶領域(図1に図示しない専用のROM、フラッシュメモリ等)にアクセスし、ブートローダとして動作するための起動用のプログラムを読み出す(ステップS12)。
ブートローダとして動作するCPU100の読出処理部1002は、復号回路12bのマルチプレクサ120bに対して入力する制御信号RD_muxを“H”とする(ステップS13)。
次に、読出処理部1002は、メインメモリ101のスナップショットイメージを外部記憶装置11から読み出す(ステップS14)。スナップショットイメージとは、情報処理装置1の電源が切断される直前におけるメインメモリ101の全記憶領域(または一部の記憶領域)におけるデータの格納状態を示す情報である。後述するように、スナップショットイメージは、情報処理装置1の電源が切られる直前に、CPU100(読出処理部1002)によって外部記憶装置11の定められた記憶領域に書き込まれる。
即ち、読出処理部1002は、マルチプレクサ120bの制御信号RD_muxを“H”に維持した状態で、外部記憶装置11に対し、スナップショットイメージが書き込まれているアドレス(例えば、“A1000”なるアドレス)を示すアドレス情報Addressを出力する。なお、外部記憶装置11のうち、メインメモリ101のスナップショットイメージが書き込まれるアドレスは予め定められている。また、起動用のプログラム(ブートローダ)には、スナップショットイメージを読み出すために指定すべき外部記憶装置11のアドレスが予め記述されている。
ここで、図7の期間B1に示すように、外部記憶装置11の“A1000”なるアドレスには、“D1010”なる記憶装置読出データStorage_RD_data(スナップショットイメージ)が書き込まれている。また、乱数記録メモリ13の“A1000”なるアドレス(外部記憶装置11のアドレス“A1000”に対応するアドレス)には、“X0010”なる復号用データXOR_dataが書き込まれている。この場合において、読出処理部1002が読出制御信号RD#を“H”から“L”に遷移させると、外部記憶装置11から“D1010”なる記憶装置読出データStorage_RD_dataが出力され、乱数記録メモリ13から“X0010”なる復号用データXOR_dataが出力される。その結果、復号回路12bの論理演算素子121bは、直ちに、これらの情報についての排他的論理和を演算し、その結果を出力する。図7の期間B1に示すように、マルチプレクサ120bに入力される制御信号RD_muxは“H”であるから、マルチプレクサ120bから出力される読出データRD_dataは、記憶装置読出データStorage_RD_data(D1010)と復号用データXOR_data(X0010)との排他的論理和(D1000)となる。つまり、メインメモリ側装置10には、暗号化されたスナップショットイメージ(D1010)について復号回路12bによる復号がなされたスナップショットイメージ(D1000)が入力される。
ステップS15を完了すると、CPU100は、情報処理装置1としての本来の機能を発揮すべく、OS及びアプリケーションプログラムに基づいて、外部記憶装置11に対する通常のデータの読み出し、及び、書き込みを行う(ステップS16)。
即ち、読出処理部1002は、マルチプレクサ120bの制御信号RD_muxを“L”に維持した状態で、外部記憶装置11に対し、通常のデータが書き込まれているアドレス(例えば、“A0000”なるアドレス)を示すアドレス情報Addressを出力する。
ここで、図7の期間A1に示すように、外部記憶装置11の“A0000”なるアドレスには、“D0000”なる記憶装置読出データStorage_RD_data(通常のデータ)が書き込まれている。また、乱数記録メモリ13の“A0000”なるアドレス(外部記憶装置11のアドレス“A0000”に対応するアドレス)には、“X0001”なる復号用データXOR_dataが書き込まれている。この場合において、読出処理部1002が読出制御信号RD#を“H”から“L”に遷移させると、外部記憶装置11から“D0000”なる記憶装置読出データStorage_RD_dataが出力され、乱数記録メモリ13から“X0001”なる復号用データXOR_dataが出力される。そうすると、復号回路12bの論理演算素子121bは、直ちに、これらの情報についての排他的論理和を演算し、その結果を出力する。しかし、期間A1においてマルチプレクサ120bに入力される制御信号RD_muxは“L”であるから、マルチプレクサ120bから出力される読出データRD_dataは、論理演算素子121bを介さずに出力される記憶装置読出データStorage_RD_data(D0000)そのものとなる。つまり、この場合、メインメモリ側装置10には、外部記憶装置11から出力された通常のデータ(D0000)そのものが入力される。
即ち、書込処理部1001は、マルチプレクサ120aの制御信号WR_muxを“L”に維持した状態で、外部記憶装置11に対し、通常のデータを書き込もうとするアドレス(例えば、“A0000”なるアドレス)を示すアドレス情報Addressを出力する。
ここで、図8の期間A2に示すように、外部記憶装置11の“A0000”なるアドレスには、メインメモリ側装置10から出力される“D0000”なる書込データWR_data(通常のデータ)が書き込まれようとしている。また、乱数記録メモリ13の“A0000”なるアドレス(外部記憶装置11のアドレス“A0000”に対応するアドレス)には、“X0001”なる暗号化用データXOR_dataが書き込まれている。この場合において、書込処理部1001が書込制御信号WR#を“H”から“L”に遷移させると、メインメモリ側装置10から“D0000”なる書込データWR_dataが出力され、乱数記録メモリ13から“X0001”なる暗号化用データXOR_dataが出力される。そうすると、暗号化回路12aの論理演算素子121aは、直ちに、これらの情報についての排他的論理和を演算し、その結果を出力する。しかし、期間A2においてマルチプレクサ120aに入力される制御信号WR_muxは“L”であるから、マルチプレクサ120aから出力される記憶装置書込データStorage_WR_dataは、論理演算素子121aを介さずに出力される書込データWR_data(D0000)そのものとなる。つまり、外部記憶装置11には、メインメモリ側装置10から出力された通常のデータ(D0000)そのものが入力される。
そして、書込処理部1001は、メインメモリ101のスナップショットイメージを外部記憶装置11に書き込む(ステップS19)。
スナップショットイメージの書き込みが完了すると、CPU100は、電源を切断する(ステップS20)。
即ち、書込処理部1001は、マルチプレクサ120aの制御信号WR_muxを“H”に維持した状態で、外部記憶装置11に対し、スナップショットイメージを書き込もうとするアドレス(例えば、“A1000”なるアドレス)を示すアドレス情報Addressを出力する。なお、上述したように、外部記憶装置11のうち、メインメモリ101のスナップショットイメージが書き込まれるアドレスは予め定められている。
ここで、図8の期間B2に示すように、外部記憶装置11の“A1000”なるアドレスには、“D1000”なる書込データWR_data(スナップショットイメージ)が書き込まれようとしている。また、乱数記録メモリ13の“A1000”なるアドレス(外部記憶装置11のアドレス“A1000”に対応するアドレス)には、“X0010”なる暗号化用データXOR_dataが書き込まれている。この場合において、書込処理部1001が書込制御信号WR#を“H”から“L”に遷移させると、メインメモリ側装置10から“D1000”なる書込データWR_dataが出力され、乱数記録メモリ13から“X0010”なる暗号化用データXOR_dataが出力される。その結果、暗号化回路12aの論理演算素子121aは、直ちに、これらの情報についての排他的論理和を演算し、その結果を出力する。図8の期間B2に示すように、マルチプレクサ120aに入力される制御信号WR_muxは“H”であるから、マルチプレクサ120aから出力される記憶装置書込データStorage_WR_dataは、書込データWR_data(D1000)と暗号化用データXOR_data(X0010)との排他的論理和(D1010)となる。つまり、外部記憶装置11には、平文の(暗号化されていない)スナップショットイメージ(D1000)について暗号化回路12aによる暗号化がなされたスナップショットイメージ(D1010)が入力される。
以上のとおり、第1の実施形態に係る情報処理装置1は、メインメモリ101と外部記憶装置11とを接続するデータバスDB上に設けられ、当該データバスDBを通じて伝送される情報に対する復号処理を有効にするか、無効にするかを切り替え可能な復号回路12bと、外部記憶装置11に書き込まれた情報をメインメモリ101に読み出す読出処理部1002(CPU100)と、を備えている。そして、読出処理部1002は、外部記憶装置11に書き込まれた情報としてメインメモリ101のスナップショットイメージを読み出す場合に、復号回路12bの復号処理を有効にする。
このようにすることで、電源の投入直後、スナップショットイメージをメインメモリ101に読み出す際には、暗号化されたスナップショットイメージが外部記憶装置11からメインメモリ側装置10に向けてデータバスDB上を伝送される過程で、ハードウェアとして構成された復号回路12bによって高速に復号される。
また、OS及びアプリケーションプログラムが起動した後、外部記憶装置11から通常のデータが読み出される際には、復号回路12bによる復号処理が無効化されたうえで、当該通常のデータが外部記憶装置11からメインメモリ側装置10に向けてデータバスDB上を伝送されることとなる。
したがって、第1の実施形態に係る情報処理装置1によれば、高速起動の効果を損なうことなく暗号化されたスナップショットイメージを読み出すことができるので、高速起動を可能とし、かつ、セキュリティ性能を高めることができる。
このようにすることで、情報処理装置1は、電源を切断する直前、スナップショットイメージを外部記憶装置11に書き込む際には、平文のスナップショットイメージがメインメモリ側装置10から外部記憶装置11に向けてデータバスDB上を伝送される過程で、ハードウェアとして構成された暗号化回路12aによって高速に暗号化される。
また、OS及びアプリケーションプログラムが起動した後、外部記憶装置11へ通常のデータを書き込む際には、暗号化回路12aによる暗号化処理が無効化されたうえで、当該通常のデータがメインメモリ側装置10から外部記憶装置11に向けてデータバスDB上を伝送されることとなる。
したがって、第1の実施形態に係る情報処理装置1によれば、電源切断時において外部記憶装置11に書き込むべきスナップショットイメージの暗号化を高速化することができる。
このようにすることで、ハードウェアとして、復号処理を有効にするか、無効にするかを切り替え可能な復号回路12bを、極めて簡素な構成で実現することができる。
同様に、暗号化回路12aは、暗号化処理を行うための論理演算素子121aと、入力される制御信号WR_muxに応じて、データバスDBを通じて伝送される情報が論理演算素子121aを経由するか否かを選択可能なマルチプレクサ120a(選択素子)と、を有してなる。
このようにすることで、ハードウェアとして、暗号化処理を有効にするか、無効にするかを切り替え可能な暗号化回路12aを、極めて簡素な構成で実現することができる。
このようにすることで、復号回路12bは、専用のメモリ(乱数記録メモリ13)から直接読み出される復号用データXOR_dataを用いて高速に復号を行うことができる。
また、第1の実施形態に係る情報処理装置1は、暗号化用データXOR_dataが記録された乱数記録メモリ13(暗号化用データ記録メモリ)を更に備える。そして、暗号化回路12aは、乱数記録メモリ13から読み出された暗号化用データXOR_dataに基づいて、データバスDBを通じて伝送される情報に対する暗号化処理を行う。また、本実施形態においては、暗号化用データXOR_dataは、復号用データXOR_dataと同一とされる。
このようにすることで、暗号化回路12aは、専用のメモリ(乱数記録メモリ13)から直接読み出される暗号化用データXOR_dataを用いて高速に暗号化を行うことができる。
即ち、電源投入(図9に示すステップS11)の直後、情報処理装置1のCPU100は、まず、ブートローダとして動作するための起動用のプログラムを読み出すこと(ステップS12)を説明した。しかし、電源投入直後においてCPU100のレジスタ等が初期化されていない段階では、制御信号RD_muxが“H”として出力される場合がある。この場合、上記起動用のプログラム(ブートローダ)が、データバスDB上に設けられた復号回路12bを経由して、当該復号回路12bによる復号処理を施されたうえでメインメモリ101に読み出されることが想定される。そうすると、上記起動用のプログラムが意図しない復号処理(変換処理)によって破壊され、正常に起動しなくなることが考えられる。
そこで、ブートローダとして動作するための起動用のプログラムが展開される記憶領域(以下、「ブートローダ用記憶領域」と表記。)を、メインメモリ101とは別に用意し、かつ、当該ブートローダ用記録記憶領域には、復号回路12bが設けられていない別途のデータバスDBが接続される態様としてもよい。これにより、上記起動用のプログラムは、復号回路12bが設けられていないデータバスDBを経由して、そのままの状態でブートローダ用記憶領域に格納される。
また、他の実施形態においては、ブートローダとして動作するための起動用のプログラムが格納されるメインメモリ101上のアドレスを予め規定しておくとともに、アドレス情報Addressを入力する別途の専用回路(アドレスデコーダ)を具備する態様であってもよい。この場合、上記専用回路は、アドレスバスを通じて入力されるアドレス情報Addressが上記予め規定されたアドレスであることを検知した場合に、強制的に、マルチプレクサ120bに入力される制御信号RD_muxを“L”とする。このようにすることで、上記起動用のプログラムがメインメモリ101に展開される場合には、常に、制御信号RD_muxが“L”となることが保障されるので、当該プログラムは、そのままの状態でメインメモリ101に格納される。
即ち、他の実施形態に係る暗号化回路12a、復号回路12bは、ハードウェアとしてデータバスDB上に構成され、目的とする暗号化処理及び復号処理を実現可能な構成であれば、排他的論理和以外の演算を行う論理演算素子、又は、複数種類の論理演算素子の組み合わせで構成されてもよい。
即ち、他の実施形態に係る情報処理装置1は、電源の切断直前においてメインメモリ101のスナップショットイメージを外部記憶装置11に書き込む際、CPU100の処理(ソフトウェア処理)で暗号化するとともに、当該暗号化されたスナップショットイメージを外部記憶装置11に書き込む態様であってもよい。
次に、図9、図10を参照しながら、第2の実施形態に係る情報処理装置について詳細に説明する。
図9は、第2の実施形態に係るCPUの機能構成を示す図である。
なお、第2の実施形態に係る情報処理装置1のハードウェア構成については、第1の実施形態(図1)と同様であるため、図示を省略する。
PUF情報記録処理部1003aは、メインメモリ101のPUF(physical unclonable function)情報を取得して、乱数記録メモリ13に記録する処理を行う。ここで、「PUF情報」とは、電源が投入された直後の初期状態(初期化がなされる前の状態)においてメインメモリ101に記録されている情報であって、メインメモリ101を構成するトランジスタ等の電気特性のわずかな個体差に基づいて生じる情報である。したがって、PUF情報は、メインメモリ101ごとに異なる情報となる。
図10は、第2の実施形態に係る情報処理装置の第2の処理フローを示す図である。
第2の実施形態に係る情報処理装置1の第2の処理フローは、ステップS13aを有する点で第1の実施形態と異なる。
即ち、CPU100のPUF情報記録処理部1003a(図9)は、スナップショットイメージをメインメモリ101に読み出す(ステップS14)前に、電源投入(ステップS11)直後のメインメモリ101からPUF情報を読み出す。そして、PUF情報記録処理部1003aは、読み出したPUF情報を乱数記録メモリ13に記録する(ステップS13a)。
以上の通り、第2の実施形態に係る情報処理装置1によれば、復号用データ及び暗号化用データは、情報処理装置1の電源が投入された直後の初期状態において、メインメモリ101に記録されているPUF情報とされる。
このようにすることで、初期状態からメインメモリに記録されている情報(PUF情報)に基づいてスナップショットイメージの暗号化を図ることができる。これにより、情報処理装置1のセキュリティ性能を一層高めることができる。
また、情報処理装置1は、上述の各種機能を全て具備する1台のコンピュータで構成されていても良いし、その機能の一部ずつを具備し、互いに通信可能に接続された複数のコンピュータで構成されていてもよい。
10 メインメモリ側装置
100 CPU
1001 書込処理部
1002 読出処理部
1003 乱数生成部
1003a PUF情報記録処理部
101 メインメモリ
11 外部記憶装置
12a 暗号化回路
12b 復号回路
120a、120b マルチプレクサ
121a、121b 論理演算素子
13 乱数記録メモリ
DB データバス
Claims (8)
- メインメモリと外部記憶装置とを接続するデータバス上に設けられ、当該データバスを通じて伝送される情報に対する復号処理を有効にするか、無効にするかを切り替え可能な復号回路と、
前記外部記憶装置に書き込まれた情報を前記メインメモリに読み出す読出処理部と、
乱数を生成して乱数記録メモリに記録する乱数生成部と、
を備え、
前記読出処理部は、前記外部記憶装置に書き込まれた情報として前記メインメモリのスナップショットイメージを読み出す場合に、前記復号回路の復号処理を有効にし、前記乱数記録メモリに記録された前記乱数を復号用データとして読み出して前記復号処理を行い、
前記復号用データは、電源が投入された直後の初期状態において、前記メインメモリに記録されている情報である
情報処理装置。 - 前記データバス上に設けられ、当該データバスを通じて伝送される情報に対する暗号化処理を有効にするか、無効にするかを切り替え可能な暗号化回路と、
前記メインメモリに格納される情報を前記外部記憶装置に書き込む書込処理部と、
を備え、
前記書込処理部は、前記メインメモリに格納される情報として当該メインメモリのスナップショットイメージを書き込む場合に、前記暗号化回路の暗号化処理を有効にし、前記乱数記録メモリに記録された前記乱数を暗号化用データとして読み出して前記暗号化処理を行う
請求項1に記載の情報処理装置。 - 前記復号回路は、
前記復号処理を行うための論理演算素子と、
入力される制御信号に応じて、前記データバスを通じて伝送される情報が前記論理演算素子を経由するか否かを選択可能な選択素子と、
を備える請求項1又は請求項2に記載の情報処理装置。 - メインメモリと外部記憶装置とを接続するデータバス上に設けられ、当該データバスを通じて伝送される情報に対する復号処理を有効にするか、無効にするかを切り替え可能な復号回路を備える情報処理装置の制御方法であって、
前記外部記憶装置に書き込まれた情報を前記メインメモリに読み出す読出ステップと、
乱数を生成して乱数記録メモリに記録するステップと、
を有し、
前記読出ステップにおいて、前記外部記憶装置に書き込まれた情報として前記メインメモリのスナップショットイメージを読み出す場合に、前記復号回路の復号処理を有効にし、前記乱数記録メモリに記録された前記乱数を復号用データとして読み出して、前記データバスを通じて伝送される情報に対する復号処理を行い、
前記復号用データは、電源が投入された直後の初期状態において、前記メインメモリに記録されている情報である
情報処理装置の制御方法。 - メインメモリと外部記憶装置とを接続するデータバス上に設けられ、当該データバスを通じて伝送される情報に対する復号処理を有効にするか、無効にするかを切り替え可能な復号回路を備える情報処理装置を、
前記外部記憶装置に書き込まれた情報を前記メインメモリに読み出す読出処理部、
乱数を生成して乱数記録メモリに記録する乱数生成部、
として機能させ、
前記読出処理部は、前記外部記憶装置に書き込まれた情報として前記メインメモリのスナップショットイメージを読み出す場合に、前記復号回路の復号処理を有効にし、前記乱数記録メモリに記録された前記乱数を復号用データとして読み出して、前記データバスを通じて伝送される情報に対する復号処理を行い、
前記復号用データは、電源が投入された直後の初期状態において、前記メインメモリに記録されている情報である
プログラム。 - メインメモリと外部記憶装置とを接続するデータバス上に設けられ、当該データバスを通じて伝送される情報に対する復号処理を有効にするか、無効にするかを切り替え可能な復号回路と、
前記外部記憶装置に書き込まれた情報を前記メインメモリに読み出す読出処理部と、
復号用データが記録された復号用データ記録メモリと、
を備え、
前記読出処理部は、前記外部記憶装置に書き込まれた情報として前記メインメモリのスナップショットイメージを読み出す場合に、前記復号回路の復号処理を有効にし、
前記復号回路は、前記復号用データ記録メモリから読み出された前記復号用データに基づいて、前記データバスを通じて伝送される情報に対する復号処理を行い、
前記復号用データは、電源が投入された直後の初期状態において、前記メインメモリに記録されている情報である
情報処理装置。 - 前記データバス上に設けられ、当該データバスを通じて伝送される情報に対する暗号化処理を有効にするか、無効にするかを切り替え可能な暗号化回路と、
前記メインメモリに格納される情報を前記外部記憶装置に書き込む書込処理部と、
を備え、
前記書込処理部は、前記メインメモリに格納される情報として当該メインメモリのスナップショットイメージを書き込む場合に、前記暗号化回路の暗号化処理を有効にする
請求項6に記載の情報処理装置。 - 前記暗号化回路は、前記復号用データ記録メモリから読み出された前記復号用データを暗号化用データとして使用して、前記データバスを通じて伝送される情報に対する暗号化処理を行う
請求項7に記載の情報処理装置。
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