CN111625411A - 半导体装置及调试系统 - Google Patents

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CN111625411A CN202010112324.XA CN202010112324A CN111625411A CN 111625411 A CN111625411 A CN 111625411A CN 202010112324 A CN202010112324 A CN 202010112324A CN 111625411 A CN111625411 A CN 111625411A
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Abstract

本发明不对程序的执行动作产生影响地监控CPU等的读出或写入数据。本发明涉及一种半导体装置及调试系统。LSI具备：处理部，执行程序；存储部，能够执行读出动作或写入动作；内部总线，连接在处理部及存储部；以及监控部(21)。处理部能够执行读出访问或写入访问，该读出访问是将读出使能信号(RE)及地址信号(ADD)输出到内部总线，该写入访问是将写入数据(WD)、写入使能信号(WE)及地址信号输出到内部总线。存储部响应读出访问而将读出数据输出到内部总线，响应写入访问而存储写入数据。监控部在存在符合所设定的监控条件的访问时，锁存要经由内部总线而传送的读出数据或写入数据。

Description

半导体装置及调试系统
技术领域
本发明涉及一种半导体装置及调试(Debug)系统。
背景技术
在具备执行程序的CPU(Central Processing Unit，中央处理器)等的半导体装置中，开发所执行的程序时多数情况下使用调试系统。调试系统是通过显示半导体装置内的存储电路的存储数据、或提供对开发对象的程序进行特定操作的功能，来支援程序的调试作业。
图11中表示调试系统的构成例。图11的调试系统包含作为内置有CPU的LSI(LargeScale Integration，大规模集成电路)的半导体装置910、及外部装置930。半导体装置910具备CPU911、内部总线912、ROM(Read Only Memory，只读存储器)913、RAM(Random AccessMemory，随机存取存储器)914、内置有寄存器916的外围设备915及调试用电路917。由CPU911执行的程序成为调试的对象。CPU911基于自身所执行的程序而通过内部总线912从ROM913、RAM914或寄存器916读取值(程序或数据)、或者进行基于所读取的值的运算并将运算结果写入到RAM914或寄存器916。
外部装置930包含执行调试软件的主计算机、或主计算机与半导体装置910间的接口装置等。外部装置930可以通过调试用电路917访问内部总线912，由此访问ROM913、RAM914或寄存器916等。
[背景技术文献]
[专利文献]
[专利文献1]日本专利第3775462号公报
[专利文献2]日本专利特开平8-161191号公报
发明内容
[发明要解决的问题]
在CPU911所执行的程序的调试作业中，有如下要求：欲实时地监控及追踪CPU911从寄存器等读取到哪种值、或将哪种值写入到寄存器等。另一方面，为了调试而搭载在半导体装置910的电路与原本的半导体装置910的动作无关，所以理想的是尽可能设为小规模的电路，且必须不影响程序的动作。
如上所述，外部装置930可以通过访问内部总线912来访问ROM913、RAM914或寄存器916等，但在该访问中，无法准确地获知CPU911所读取的值(读出数据)或所写入的值(写入数据)。这是因为以下的第1理由及第2理由。
作为第1理由，可列举如下点：存储在RAM914或寄存器916等中的值也可以利用内置在半导体装置910中的除CPU911以外的硬件(为外围设备块或DMA控制器(Direct MemoryAccess Controller，直接存储器存取控制器)，以下称为内部HW(Highway，高速通道))来更新。
作为第2理由，可列举如下点：存在使用在读出访问时与写入访问时进行不同动作的RAM914或寄存器916等的情况。
对表示CPU911无法准确地获知所读取的值或所写入的值的状况的具体例进行说明。为了说明的具体化，考虑成为监控对象的存储电路为寄存器，将该寄存器称为对象寄存器。
参照图12。在图12中，表示对象寄存器的值(存储数据)通过内部HW而逐次更新的状况。CPU911通过在基于自身所执行的程序的时点进行读出访问，来读取对象寄存器的值。此处，在时点tA1、tA2、tA3，由CPU911读取作为对象寄存器的值的“1”、“3”、“4”。为了进行程序的调试，必须获知CPU911从对象寄存器依次读取到“1”、“3”、“4”的值(或者，有些情况下必须如此)。外部装置930可以通过定期的读出访问而以固定间隔获知对象寄存器的值，但由此获得的只是对象寄存器的值的时间序列变化，而不知晓CPU911是否从对象寄存器依次读取到“1”、“3”、“4”的值。也就是说，并不明确CPU911从对象寄存器读取到哪个值，所以无法进行调试或难以进行调试。
参照图13。在图13的示例中，假定对象寄存器为8位寄存器，使用表示十六进制数的前缀记号“0x”记载对象寄存器的值(存储数据)。对象寄存器包含位B0～位B7，位B0～位B7之中，位B0为最低有效位，且位B7为最高有效位。位Bj存储表示因素Xj所引起的中断处理的请求或状态的值(此处j为0以上7以下的整数)。内部HW当向CPU911请求执行因素Xj所引起的中断处理时，在对象寄存器的位Bj设置“1”。CPU911当在对象寄存器的位Bj设置了“1”时，辨识为正在请求执行因素Xj所引起的中断处理，然后执行所请求的中断处理，当完成该执行后，将对象寄存器的位Bj清零。将位Bj清零是指将位Bj的值设为“0”。
在图13所示的状况下，在时点tB1以前，对象寄存器的值为“0x00”。在时点tB1，通过内部HW在对象寄存器的位B0设置“1”而请求执行因素X0所引起的中断处理，在后续的时点tB2，通过内部HW在对象寄存器的位B1设置“1”而请求执行因素X1所引起的中断处理。在之后的时点tB3，CPU911通过读出访问从对象寄存器读取值“0x03”。在图13的示例中，CPU911基于所读取的值“0x03”，先执行因素X0所引起的中断处理，当完成该中断处理的执行后，在时点tB4，将对象寄存器的位B0清零。在根据对象寄存器的规格，只将位B0～B7中的位B0清零的情况下，CPU911写入“0x01”(写入按二进制数记法只将应清零的位设为“1”的值、即“00000001b”)。然后，CPU911执行因素X1所引起的中断处理，当完成该中断处理的执行后，在时点tB5将对象寄存器的位B1清零。在根据对象寄存器的规格，只将位B0～B7中的位B1清零的情况下，CPU911写入“0x02”(写入按二进制数记法只将应清零的位设为“1”的值、即“00000010b”)。
为了进行程序的调试，必须获知CPU911从对象寄存器读出“0x03”，然后，依次将“0x01”、“0x02”写入到对象寄存器的CPU动作(或者，有些情况下必须如此)。外部装置930可以通过定期的读出访问而以固定间隔获知对象寄存器的值，但由此获得的只是对象寄存器的值的时间序列变化。例如，通过定期的读出访问，可以利用外部装置930辨识到对象寄存器的值以时点tB3为界从“0x03”变为“0x02”。然而，外部装置930无法区分该变化是因CPU911的写入所导致的，还是因内部HW的写入(利用内部HW所进行的中断处理的请求撤消)所导致的。也就是说，无法知晓所述CPU动作，所以无法进行调试或难以进行调试。
在半导体装置910中存在多个CPU911的情况下，情况变得更复杂。假定在半导体装置910中存在第1CPU及第2CPU作为多个CPU911，对图14的具体例进行说明。
在图14中，表示对象寄存器的值(存储数据)通过内部HW而逐次更新的状况。第1CPU及第2CPU各自通过在基于自身所执行的程序的时点进行读出访问，来读取对象寄存器的值。此处，在时点tA1、tA2、tA3，由第1CPU读取作为对象寄存器的值的“1”、“3”、“4”，相对于此独立地，在时点tC1、tC2、tC3，由第2CPU读取作为对象寄存器的值的“2”、“3”、“4”。为了进行程序的调试，必须获知第1CPU从对象寄存器依次读取到“1”、“3”、“4”的值、及第2CPU从对象寄存器依次读取到“2”、“3”、“4”值(或者，有些情况下必须如此)。外部装置930可以通过定期的读出访问以固定间隔获知对象寄存器的值，但由此获得的只是对象寄存器的值的时间序列变化，而不知晓第1CPU是否从对象寄存器依次读取到“1”、“3”、“4”的值、及第2CPU是否从对象寄存器依次读取到“2”、“3”、“4”的值。也就是说，并不明确各CPU从对象寄存器读取到哪个值，所以无法进行调试或难以进行调试。
如上所述，对执行程序的处理部(例如CPU)所读取的值(读出数据)或所写入的值(写入数据)进行监控并不容易，期待开发出实现容易地进行监控的技术。
此外，也存在将用来追踪处理部的读出或写入数据的追踪存储器预先设置在半导体装置内，并从外部装置读出追踪存储器的值之类的技术，但追踪存储器的电路规模相应地较大，所以成为使半导体装置(例如LSI)的成本大幅度增大的主要因素。另外，必须暂时先将硬件终止(break)之后(也就是使程序动作停止之后)，再读出追踪存储器的值，所以无法一边使程序动作，一边实时地进行调试作业。
本发明的目的在于提供一种不会对程序的执行动作产生影响且能够以简易的构成监控通过读出或写入访问所得的读出或写入数据的半导体装置及调试系统。
[解决问题的技术手段]
本发明的半导体装置为如下构成(第1构成)，即，具备：处理部，执行程序；存储部，具有被分配了多个地址的多个存储区域，能够执行读出动作或写入动作；以及总线，连接在所述处理部及所述存储部；且所述处理部能够基于所述程序，执行读出访问或写入访问，所述读出访问是通过将准许所述读出动作的读出使能信号及指定所述多个地址中的任一个的地址信号输出到所述总线而使所述存储部进行所述读出动作，所述写入访问是通过将写入数据、准许所述写入动作的写入使能信号及所述地址信号输出到所述总线而使所述存储部进行所述写入动作，当进行了所述读出访问时，所述存储部进行所述读出动作，也就是将与经由所述总线从所述处理部输入的所述地址信号对应的存储区域内的数据作为读出数据输出到所述总线，这时，所述读出数据经由所述总线而被输入到所述处理部，当进行了所述写入访问时，所述存储部进行所述写入动作，也就是将与所述写入数据对应的数据存储到与经由所述总线从所述处理部输入的所述地址信号对应的存储区域，在该半导体装置中还具备监控部，所述监控部当在所述处理部所进行的访问中存在符合所设定的监控条件的访问时，锁存要经由所述总线而传送的所述读出数据或所述写入数据。
根据所述第1构成的半导体装置，也可以为如下构成(第2构成)，即，所述监控部具有：设定部，设定了所述监控条件；判定部，判定所述处理部所进行的访问是否符合所述监控条件；及锁存部，在所述处理部所进行的访问符合所述监控条件的情况下，锁存所述读出数据或所述写入数据。
根据所述第2构成的半导体装置，也可以为如下构成(第3构成)，即，在所述监控条件中，设定对象地址及对象访问种类，所述判定部在通过所述处理部所进行的访问而指定的地址与所述对象地址一致且所述处理部进行适合所述对象访问种类的访问时，判定为所述处理部所进行的访问符合所述监控条件。
根据所述第3构成的半导体装置，也可以为如下构成(第4构成)，即，在所述对象访问种类包含所述读出访问的情况下，当所述处理部对所述对象地址进行所述读出访问时，利用所述锁存部锁存所述读出数据。
根据所述第3或第4构成的半导体装置，也可以为如下构成(第5构成)，即，在所述对象访问种类包含所述写入访问的情况下，当所述处理部对所述对象地址进行所述写入访问时，利用所述锁存部锁存所述写入数据。
本发明的半导体装置也可以为如下构成(第6构成)，即，具备：处理块，包含各自执行程序的第1～第n处理部(n为2以上的整数)；存储部，具有被分配了多个地址的多个存储区域，且能够执行读出动作或写入动作；以及总线，连接在各处理部及所述存储部；且各处理部能够基于所对应的程序，执行读出访问或写入访问，所述读出访问是通过将准许所述读出动作的读出使能信号及指定所述多个地址中的任一个的地址信号输出到所述总线而使所述存储部进行所述读出动作，所述写入访问是通过将写入数据、准许所述写入动作的写入使能信号及所述地址信号输出到所述总线而使所述存储部进行所述写入动作，当由第i处理部进行了所述读出访问时，所述存储部进行所述读出动作，也就是将与经由所述总线从所述第i处理部输入的所述地址信号对应的存储区域内的数据作为读出数据输出到所述总线，这时，所述读出数据经由所述总线而被输入到所述第i处理部(i为1以上n以下的整数)，当由所述第i处理部进行了所述写入访问时，所述存储部进行所述写入动作，也就是将与来自所述第i处理部的所述写入数据对应的数据存储到与经由所述总线从所述第i处理部输入的所述地址信号对应的存储区域，在该半导体装置中还具备监控部，所述监控部当在所述处理块所进行的访问中存在符合所设定的监控条件的访问时，锁存要经由所述总线而传送的所述读出数据或所述写入数据。
根据所述第6构成的半导体装置，也可以为如下构成(第7构成)，即，所述监控部具有：设定部，设定了所述监控条件；判定部，判定所述处理块所进行的访问是否符合所述监控条件；及锁存部，在所述处理块所进行的访问符合所述监控条件的情况下，锁存所述读出数据或所述写入数据。
根据所述第7构成的半导体装置，也可以为如下构成(第8构成)，即，在所述监控条件中，针对每个所述处理部设定对象地址及对象访问种类，并且设定将哪个处理部的访问所得的数据设为所述锁存对象，所述判定部在所述监控条件中设定了将所述第i处理部的访问所得的数据设为所述锁存对象的状况下，当通过所述第i处理部所进行的访问所指定的地址与针对所述第i处理部所设定的所述对象地址一致且所述第i处理部进行适合针对所述第i处理部所设定的所述对象访问种类的访问时，判定为所述处理块所进行的访问符合所述监控条件。
根据所述第8构成的半导体装置，也可以为如下构成(第9构成)，即，在所述状况下，在针对所述第i处理部所设定的所述对象访问种类包含所述读出访问的情况下，当所述第i处理部对针对所述第i处理部所设定的所述对象地址进行所述读出访问时，利用所述锁存部锁存要输入到所述第i处理部的所述读出数据。
根据所述第8或第9构成的半导体装置，也可以为如下构成(第10构成)，即，在所述状况下，在针对所述第i处理部所设定的所述对象访问种类包含所述写入访问的情况下，当所述第i处理部对针对所述第i处理部所设定的所述对象地址进行所述写入访问时，利用所述锁存部锁存要从所述第i处理部输出的所述写入数据。
本发明的调试系统为如下构成(第11构成)，即，具备：所述第1～第10构成中任一构成的半导体装置；及外部装置，连接在所述半导体装置；将指定所述监控条件的监控条件数据从所述外部装置发送到所述半导体装置，将所述监控部中锁存的数据从所述半导体装置发送到所述外部装置。
[发明效果]
根据本发明，可以提供一种能够不对程序的执行动作产生影响且以简易的构成监控读出或写入访问所得的读出或写入数据的半导体装置及调试系统。
附图说明
图1是本发明的第1实施方式的调试系统的概略构成图。
图2是表示设置在LSI内的存储部的图。
图3是本发明的第1实施方式的读出访问及读出动作的说明图(a)、以及写入访问及写入动作的说明图(b)。
图4是本发明的第1实施方式的监控部的内部构成图。
图5是本发明的第2实施方式的调试系统的概略构成图。
图6是本发明的第2实施方式的读出访问及读出动作的说明图(a)、以及写入访问及写入动作的说明图(b)。
图7是本发明的第2实施方式的读出访问及读出动作的说明图(a)、以及写入访问及写入动作的说明图(b)。
图8是本发明的第2实施方式的监控部的内部构成图。
图9是本发明的第3实施方式的监控部的局部构成图。
图10是表示本发明的第3实施方式的可以设置在LSI中的3个CPU的图。
图11是本发明的相关技术的调试系统的概略构成图。
图12是图11的调试系统的动作例的说明图。
图13是图11的调试系统的另一动作例的说明图。
图14是图11的调试系统的又一动作例的说明图。
具体实施方式
以下，参照附图对本发明的实施方式的示例具体地进行说明。在所参照的各图中，对相同的部分标注相同的符号，原则上省略关于相同部分的重复说明。此外，在本说明书中，为了简化记述，有时通过记为参照信息、信号、物理量、元件或部位等的记号或符号，而省略或简记该记号或符号所对应的信息、信号、物理量、元件或部位等的名称。例如，通过下述“41”所参照的监控条件设定部(参照图4)可以有时记载为监控条件设定部41，有时也简记为设定部41，但它们所指相同。
＜＜第1实施方式＞＞
对本发明的第1实施方式进行说明。图1是本发明的第1实施方式的调试系统10的概略构成图。调试系统10具备内置有CPU(Central Processing Unit)的LSI(Large ScaleIntegration)11、外部调试装置12及主计算机13(以下，可以称为主机(Host PC)13)。
作为半导体装置的LSI11具备CPU(Central Processing Unit)20、监控部21及内部总线22。CPU20连接在内部总线22。在能够利用监控部21接收从CPU20输出到内部总线22的信号及数据以及经由内部总线22输入到CPU20的信号及数据的形态下，监控部21连接在CPU20与内部总线22间的配线。
LSI11还具备1个以上的ROM(Read only memory)、1个以上的RAM(Random accessmemory)、及作为1个以上的周边电路的1个以上的外围设备，作为连接在内部总线22的构成要素。在图1中，示出了ROM23作为1个以上的ROM所包含的1个ROM，示出了RAM24作为1个以上的RAM所包含的1个RAM，示出了外围设备25作为1个以上的外围设备所包含的1个外围设备。以下，作为ROM、RAM及外围设备，着眼于ROM23、RAM24及外围设备25。在外围设备25中内置有寄存器26。
CPU20执行设置在LSI11中的程序存储器(未图示)中所存储的程序。程序存储器也可以内置在CPU20中。CPU20可以通过在执行程序时视需要访问内部总线22，来读入ROM23、RAM24或寄存器26的存储数据、或者将数据写入到RAM24或寄存器26。
外部调试装置12经由设置在LSI11中的未图示的端子而连接在监控部21，作为监控部21与主机13之间的接口发挥功能。外部调试装置12与主机13是以能够双向通信的形态相互连接。在主机13中执行调试软件14。调试系统10的使用者可以通过对执行调试软件14的主机13进行操作，来进行CPU20所执行的程序的调试作业。可以从外部调试装置12将监控条件数据发送到监控部21，且可以从监控部21将监控数据发送到外部调试装置12，但关于这些数据的详细情况，将在下文叙述。
参照图2，以下，为了方便起见，将设置在LSI11中的存储电路且为包含ROM23、RAM24及寄存器26的存储电路称为存储部30。存储部30中包含多个能够存储规定尺寸的数据的存储区域。针对存储部30定义了规定的地址空间，对构成存储部30的各存储区域分配固有的地址。
CPU20可以访问内部总线22。作为对内部总线22的访问，有读出访问及写入访问。对内部总线22的读出访问或写入访问换句话说是通过内部总线22对存储部30的读出访问或写入访问。对RAM24及寄存器26的访问为读出访问及写入访问中的任一个，但对ROM23的访问限定于读出访问。存储部30(例如RAM24)进行读出动作及写入动作，该读出动作是从CPU20接受读出访问时，将所需的读出数据通过内部总线22发送到CPU20，该写入动作是从CPU20接受写入访问时，存储与从CPU20通过内部总线22发送而来的写入数据对应的数据。
CPU20可以将读出使能信号RE、写入使能信号WE、地址信号ADD及写入数据WD输出到内部总线22，且可以通过内部总线22接受读出数据RD的输入。内部总线22包含用来在CPU20与存储部30间个别地传送信号RE、WE及ADD以及数据RD及WD的多条配线。
此处，读出使能信号RE设为取“1”或“0”值的1位信号，“1”的读出使能信号RE作为准许读出动作的信号发挥功能，且“0”的读出使能信号RE作为禁止读出动作的信号发挥功能。另外，写入使能信号WE也设为取“1”或“0”值的1位信号，“1”的写入使能信号WE作为准许写入动作的信号发挥功能，且“0”的写入使能信号WE作为禁止写入动作的信号发挥功能。地址信号ADD为指定存储部30内的任一个存储区域的地址的信号，具有与存储部30中所定义的地址空间的大小对应的位数。读出数据RD为将存储部30内的任一个存储区域中所存储的数据从该存储区域读出所得的数据。写入数据WD为应写入到存储部30内的任一个存储区域的数据。读出数据RD及写入数据WD各自的位数为任意(例如为8位)。
图3(a)中表示CPU20所进行的读出访问的情况。CPU20可以基于自身所执行的程序来进行读出访问。CPU20在读出访问中，通过将“1”的读出使能信号RE、及指定存储部30中所定义的多个地址中的任一个的地址信号ADD输出到内部总线22，而使存储部30进行读出动作。在响应读出访问的读出动作中，存储部30(例如RAM24)读出由经由内部总线22从CPU20输入的地址信号ADD所指定的地址的存储区域的存储数据，并将所读出的数据作为读出数据RD输出到内部总线22。通过读出动作而输出到内部总线22的读出数据RD经由内部总线22被输入到CPU20。
图3(b)中表示CPU20所进行的写入访问的情况。CPU20可以基于自身所执行的程序来进行写入访问。CPU20在写入访问中，通过将“1”的写入使能信号WE、指定存储部30中所定义的多个地址中的任一个的地址信号ADD、及应写入到由地址信号ADD所指定的地址的存储区域中的写入数据WD输出到内部总线22，而使存储部30进行写入动作。在响应写入访问的写入动作中，存储部30(例如RAM24)将与来自CPU20的写入数据WD对应的数据存储到由经由内部总线22从CPU20输入的地址信号ADD所指定的地址的存储区域。既存在写入动作后的对应的存储区域的存储数据与写入数据WD一致的情况，也存在根据规格而虽然为基于写入数据WD的数据但是与写入数据WD不一致的情况。
在CPU20所执行的程序的调试作业中，有如下要求：欲监控及追踪CPU20从特定地址读取到的数据、或CPU20写入到特定地址的数据。监控部21可以响应这种要求。
图4中表示监控部21的内部构成。图4的监控部21具备监控条件设定部41、监控条件判定部42、选择器43、锁存部44及接口45。
调试系统10的使用者可以在进行CPU20的程序的调试作业之前，通过操作主机13而任意地指定监控条件。在监控条件中，设定了应被监控的地址(以下，称为对象地址)、及应被监控的访问的种类(以下，称为对象访问种类)。对象访问种类规定应被监控的访问是读出访问及写入访问中的任一个、或者还是读出访问及写入访问这两个。通过对主机13的操作所指定的监控条件是作为监控条件数据而从外部调试装置12提供到监控部21。
在监控条件设定部41中，基于从外部调试装置12提供的监控条件数据，设定包含对象地址及对象访问种类的监控条件。监控条件设定部41将表示所设定的对象地址的地址设定信号Aset、与所设定的对象访问种类对应的读出设定信号Rset及写入设定信号Wset输出到监控条件判定部42。读出设定信号Rset及写入设定信号Wset各自为取“1”或“0”值的1位信号。在对象访问种类包含读出访问的情况下，读出设定信号Rset的值成为“1”，在对象访问种类不包含读出访问的情况下，读出设定信号Rset的值成为“0”。在对象访问种类包含写入访问的情况下，写入设定信号Wset的值成为“1”，在对象访问种类不包含写入访问的情况下，写入设定信号Wset的值成为“0”。
对于监控条件判定部42，输入CPU20输出到内部总线22的信号ADD、RE及WE，并且输入来自设定部41的信号Aset、Rset及Wset。监控条件判定部42基于这些信号ADD、RE及WE以及信号Aset、Rset及Wset，判定CPU20是否进行了符合监控条件的访问。
具体来说，监控条件判定部42具备地址判定电路51及与门电路52～55。地址判定电路51接收从CPU20输出到内部总线22的地址信号ADD及来自设定部41的地址设定信号Aset，在地址信号ADD所表示的地址与地址设定信号Aset所表示的对象地址一致的情况下输出具有“1”值的信号Sa，在这些地址不一致的情况下输出具有“0”值的信号Sa。
与门电路52输出信号Sb，该信号Sb表示从CPU20输出到内部总线22的读出使能信号RE、与来自设定部41的读出设定信号Rset的逻辑与。信号Sb仅当信号RE及Rset的值均为“1”时才具有“1”值，当并非如此时具有“0”值。与门电路53输出信号Sc，该信号Sc表示从CPU20输出到内部总线22的写入使能信号WE、与来自设定部41的写入设定信号Wset的逻辑与。信号Sc仅当信号WE及Wset的值均为“1”时才具有“1”值，当并非如此时具有“0”值。与门电路54输出表示信号Sa及Sb的逻辑与的信号Sd。信号Sd仅当信号Sa及Sb的值均为“1”时才具有“1”值，当并非如此时具有“0”值。与门电路55输出表示信号Sa及Sc的逻辑与的信号Se。信号Se仅当信号Sa及Sc的值均为“1”时才具有“1”值，当并非如此时具有“0”值。由于不会同时进行读出访问与写入访问，所以信号Sd及Se不会同时具有“1”值。
如此，监控条件判定部42当在CPU20的访问(读出访问或写入访问)中由地址信号ADD所指定的地址与对象地址一致且CPU20进行适合对象访问种类的访问时，判定为CPU20所进行的访问适合监控条件，并将信号Sd或Se的值设为“1”。适合对象访问种类的访问在信号Sd的值为“1”时是指读出访问，在信号Se的值为“1”时是指写入访问。
选择器43在CPU20进行了符合监控条件的访问的情况下，将要通过内部总线22传送的读出数据RD或写入数据WD输出到锁存部44。锁存部44具有输入端子D及输出端子Q。选择器43的输出数据被输入到锁存部44的输入端子D。锁存部44锁存(即保存)与CPU20的动作时钟CLK同步地施加到输入端子D的数据，并从输出端子Q输出所锁存的数据。因此，当CPU20进行了符合监控条件的访问时，利用锁存部44锁存要经由内部总线22而传送的读出数据RD或写入数据WD(换句话说，符合监控条件的访问所得的读出数据RD或写入数据WD)。
具体来说，选择器43具有第1～第3输入端子及输出端子，对第1输入端子输入来自锁存部44的输出端子Q的输出数据，在第2输入端子连接着应传送读出数据RD的配线(当执行读出访问时在该配线中出现读出数据RD)，在第3输入端子连接着应传送写入数据WD的配线(当执行写入访问时在该配线中出现写入数据WD)。而且，选择器43当信号Sd及Se的值均为“0”时选择并输出要施加到第1输入端子的数据，当信号Sd的值为“1”时选择并输出要施加到第2输入端子的数据，当信号Se的值为“1”时选择并输出要施加到第3输入端子的数据。
因此，在对象访问种类包含读出访问的情况下，当存在符合监控条件的CPU20的读出访问时(即，当通过CPU20对对象地址进行读出访问时)，将与CPU20通过内部总线22获取的读出数据RD相同的读出数据RD经由选择器43而输入并锁存到锁存部44。
同样地，在对象访问种类包含写入访问的情况下，当存在符合监控条件的CPU20的写入访问时(即，当通过CPU20对对象地址进行写入访问时)，将与CPU20输出到内部总线22的写入数据WD相同的写入数据WD经由选择器43而输入并锁存到锁存部44。
在未进行符合监控条件的访问的情况下，锁存部44的输出数据通过选择器43的第1输入端子被输入到锁存部44的输入端子D，所以由锁存部44锁存的数据不会产生变更。
锁存部44的输出数据被赋予到接口45。接口45是将锁存部44的输出数据作为监控数据发送到外部调试装置12的电路。接口45及外部调试装置12是按与CPU20的动作时钟CLK不同步的时钟动作。调试软件14例如可以通过定期地读取锁存部44中锁存的数据作为监控数据(通过以此方式控制外部调试装置12)，而取出欲监控的数据。
作为具体例，假定实例CSR。在实例CSR中，期望对CPU20从地址空间中被分配了5000编号的地址的存储区域读取到的数据进行监控，使用者对主机13赋予按照该期望的操作。由此，针对对象地址设定5000编号并且针对对象访问种类设定读出访问，结果为，表示5000编号的地址设定信号Aset及“1”的读出设定信号Rset从设定部41被输出到判定部42。
在实例CSR中，当CPU20对5000编号的地址的存储区域实际地进行读出访问时，表示5000编号的地址的地址信号ADD及“1”的读出使能信号RE从CPU20被输出到内部总线22，所以符合关于读出访问的监控条件，而信号Sd的值成为“1”，结果为，与CPU20通过内部总线22获取的读出数据RD相同的读出数据RD经由选择器43而被输入并锁存到锁存部44。
作为另一具体例，假定实例CSW。在实例CSW中，期望对CPU20写入到地址空间中被分配了5000编号的地址的存储区域的数据进行监控，使用者对主机13赋予按照该期望的操作。由此，针对对象地址设定5000编号并且针对对象访问种类设定写入访问，结果为，表示5000编号的地址设定信号Aset及“1”的写入设定信号Wset从设定部41被输出到判定部42。
在实例CSW中，当CPU20对5000编号的地址的存储区域实际地进行写入访问时，表示5000编号的地址的地址信号ADD及“1”的写入使能信号WE从CPU20被输出到内部总线22，所以符合关于写入访问的监控条件，而信号Se的值成为“1”，结果为，与CPU20输出到内部总线22的写入数据WD相同的写入数据WD经由选择器43而被输入并锁存到锁存部44。
在所述实例CSR或实例CSW中，对象访问种类是否包含读出访问及写入访问这两个为任意，但在对象访问种类包含读出访问及写入访问这两个的情况下，所述实例CSR的动作及实例CSW的动作这两者由监控部21实现。
根据本实施方式，在调试作业中，能够准确地监控及追踪CPU20从存储部30读出的数据或写入到存储部30的数据。在该实现时，无需使用DMA控制器或追踪存储器(因此，电路追加为小规模即可)，可以说只是从旁监控CPU20的访问所伴有的CPU20的输入输出信号/数据，所以不会对CPU20的动作产生任何影响。
也可以设为在LSI11中设置多个监控部21，由此，能够监控关于多个地址的读出数据RD或写入数据WD。此外，在该情况下，可以在多个监控部21间能够共用一部分构成(例如接口45)。
＜＜第2实施方式＞＞
对本发明的第2实施方式进行说明。图5是本发明的第2实施方式的调试系统10A的概略构成图。调试系统10A具备内置有多个CPU(Central Processing Unit)的LSI(LargeScale Integration)11A、外部调试装置12及主计算机13(主机13)。
作为半导体装置的LSI11A具备多个CPU(Central Processing Unit)20，并且具备监控部21A及内部总线22。各CPU20连接在内部总线22。设置在LSI11A中的CPU20的个数只要为2个以上则可为任意个数，此处，着眼于设置在LSI11A中的2个CPU20，将所着眼的2个CPU20特别地称为CPU20[1]及CPU20[2]。在能够利用监控部21A接收从各CPU20输出到内部总线22的信号及数据以及经由内部总线22输入到各CPU20的信号及数据的形态下，监控部21A连接在CPU20[1]与内部总线22间的配线，并且连接在CPU20[2]与内部总线22间的配线。
LSI11A还具备1个以上的ROM(Read only memory)、1个以上的RAM(Random accessmemory)、及作为1个以上的周边电路的1个以上的外围设备，作为连接在内部总线22的构成要素。在图5中，示出了ROM23作为1个以上的ROM所包含的1个ROM，示出了RAM24作为1个以上的RAM所包含的1个RAM，示出了外围设备25作为1个以上的外围设备所包含的1个外围设备。在第2实施方式中也与第1实施方式同样地，着眼于ROM23、RAM24及外围设备25。在外围设备25中内置有寄存器26。
各CPU20执行设置在LSI11A中的程序存储器(未图示)中所存储的程序。程序存储器也可以内置在各CPU20中。各CPU20可以通过在执行程序时视需要访问内部总线22，来读入ROM23、RAM24或寄存器26的存储数据、或者将数据写入到RAM24或寄存器26。
第2实施方式中的外部调试装置12及主机13的功能及动作与第1实施方式中的外部调试装置12及主机13的功能及动作相同。即，外部调试装置12经由设置在LSI11中的未图示的端子而连接在监控部21A，作为监控部21A与主机13之间的接口发挥功能。外部调试装置12与主机13是以能够双向通信的形态相互连接。在主机13中执行调试软件14，调试系统10A的使用者可以通过对执行调试软件14的主机13进行操作，来进行各CPU20所执行的程序的调试作业。可以从外部调试装置12将监控条件数据发送到监控部21A，且可以从监控部21A将监控数据发送到外部调试装置12。
与第1实施方式同样，将包含ROM23、RAM24及寄存器26的存储电路称为存储部30(参照图2)。但，第2实施方式的存储部30是指设置在LSI11A中的存储部。如上所述，存储部30中包含多个能够存储规定尺寸的数据的存储区域。针对存储部30定义了规定的地址空间，对构成存储部30的各存储区域分配固有的地址。
各CPU20可以对内部总线22(换句话说是经由内部总线22对存储部30)进行读出访问或写入访问。对RAM24及寄存器26的访问为读出访问及写入访问中的任一个，但对ROM23的访问限定于读出访问。存储部30(例如RAM24)进行读出动作及写入动作，该读出动作是从CPU20[i]接受读出访问时，将所需的读出数据通过内部总线22发送到CPU20[i]，该写入动作是从CPU20[i]接受写入访问时，存储与从CPU20[i]通过内部总线22发送而来的写入数据对应的数据。此处，i为1或2。
各CPU20可以将读出使能信号RE、写入使能信号WE、地址信号ADD及写入数据WD输出到内部总线22，且可以通过内部总线22接受读出数据RD的输入。内部总线22包含用来在各CPU20与存储部30间个别地传送信号RE、WE及ADD以及数据RD及WD的多条配线。
这些信号及数据的含义是如第1实施方式中所述那样。即，此处，读出使能信号RE设为取“1”或“0”值的1位信号，“1”的读出使能信号RE作为准许读出动作的信号发挥功能，且“0”的读出使能信号RE作为禁止读出动作的信号发挥功能。另外，写入使能信号WE也设为取“1”或“0”值的1位信号，“1”的写入使能信号WE作为准许写入动作的信号发挥功能，且“0”的写入使能信号WE作为禁止写入动作的信号发挥功能。地址信号ADD为指定存储部30内的任一个存储区域的地址的信号，具有与存储部30中所定义的地址空间的大小对应的位数。读出数据RD为将存储部30内的任一个存储区域中所存储的数据从该存储区域读出所得的数据。写入数据WD为应写入到存储部30内的任一个存储区域的数据。读出数据RD及写入数据WD各自的位数为任意(例如为8位)。
以下，有时特别分别利用符号RE[i]、WE[i]、ADD[i]来参照从CPU20[i]输出到内部总线22的信号RE、WE、ADD，有时特别分别利用符号RD[i]、WD[i]来参照通过内部总线22输入到CPU20[i]的读出数据RD、及从CPU20[i]输出到内部总线22的写入数据WD。
图6(a)中表示CPU20[1]所进行的读出访问的情况。CPU20[1]可以基于自身所执行的程序来进行读出访问。CPU20[1]在读出访问中，通过将“1”的读出使能信号RE[1]、及指定存储部30中所定义的多个地址中的任一个的地址信号ADD[1]输出到内部总线22，而使存储部30进行读出动作。在响应来自CPU20[1]的读出访问的读出动作中，存储部30(例如RAM24)读出由经由内部总线22从CPU20[1]输入的地址信号ADD[1]所指定的地址的存储区域的存储数据，并将所读出的数据作为读出数据RD[1]输出到内部总线22。通过读出动作而输出到内部总线22的读出数据RD[1]经由内部总线22被输入到CPU20[1]。
图6(b)中表示CPU20[1]所进行的写入访问的情况。CPU20[1]可以基于自身所执行的程序来进行写入访问。CPU20[1]在写入访问中，通过将“1”的写入使能信号WE[1]、指定存储部30中所定义的多个地址中的任一个的地址信号ADD[1]、及应写入到由地址信号ADD[1]所指定的地址的存储区域中的写入数据WD[1]输出到内部总线22，而使存储部30进行写入动作。在响应来自CPU20[1]的写入访问的写入动作中，存储部30(例如RAM24)将与来自CPU20[1]的写入数据WD[1]对应的数据存储到由经由内部总线22从CPU20[1]输入的地址信号ADD[1]所指定的地址的存储区域。既存在写入动作后的对应的存储区域的存储数据与写入数据WD[1]一致的情况，也存在根据规格而虽然为基于写入数据WD[1]的数据但是与写入数据WD[1]不一致的情况。
图7(a)中表示CPU20[2]所进行读出访问的情况。CPU20[2]可以基于自身所执行的程序来进行读出访问。CPU20[2]在读出访问中，通过将“1”的读出使能信号RE[2]、及指定存储部30中所定义的多个地址中的任一个的地址信号ADD[2]输出到内部总线22，而使存储部30进行读出动作。在响应来自CPU20[2]的读出访问的读出动作中，存储部30(例如RAM24)读出由经由内部总线22从CPU20[2]输入的地址信号ADD[2]所指定的地址的存储区域的存储数据，并将所读出的数据作为读出数据RD[2]输出到内部总线22。通过读出动作而输出到内部总线22的读出数据RD[2]经由内部总线22被输入到CPU20[2]。
图7(b)中表示CPU20[2]所进行的写入访问的情况。CPU20[2]可以基于自身所执行的程序来进行写入访问。CPU20[2]在写入访问中，通过将“1”的写入使能信号WE[2]、指定存储部30中所定义的多个地址中的任一个的地址信号ADD[2]、及应写入到由地址信号ADD[2]所指定的地址的存储区域的写入数据WD[2]输出到内部总线22，而使存储部30进行写入动作。在响应来自CPU20[2]的写入访问的写入动作中，存储部30(例如RAM24)将与来自CPU20[2]的写入数据WD[2]对应的数据写入到由经由内部总线22从CPU20[2]输入的地址信号ADD[2]所指定的地址的存储区域。既存在写入动作后的对应的存储区域的存储数据与写入数据WD[2]一致的情况，也存在根据规格而虽然为基于写入数据WD[2]的数据但是与写入数据WD[2]不一致的情况。
此外，为了使CPU20[1]及20[2]不会同时对内部总线22进行访问(读出访问或写入访问)，也可以在LSI11A中设置着调整CPU20[1]及20[2]的访问时点的调停电路(未图示)。
在各CPU20所执行的程序的调试作业中，有如下要求：欲监控及追踪各CPU20从特定地址读取到的数据、或各CPU20写入到特定地址的数据。监控部21A可以通过使用与第1实施方式相同的构成，来响应这种要求。但，必须使用考虑了存在多个作为总线主控器发挥功能的CPU的构成。
图8中表示监控部21A的内部构成。图8的监控部21A具备对于CPU20[1]的监控条件设定部41[1]及监控条件判定部42[1]、对于CPU20[2]的监控条件设定部41[2]及监控条件判定部42[2]、选择器43A、锁存部44A以及接口45A。
调试系统10A的使用者可以在进行各CPU20的程序的调试作业之前，通过操作主机13而任意地指定监控条件。在第2实施方式中，监控条件是对于包含多个CPU20(此处为CPU20[1]及20[2])的CPU块(处理块)的监控条件，可以细分为对于CPU20[1]的监控条件及对于CPU20[2]的监控条件来考虑。在监控条件中，除了针对每个CPU20设定所述对象地址及对象访问种类以外，还设定将哪个CPU20的访问所得的数据设为监控对象。被设为监控对象的数据由锁存部44A锁存，所以监控对象也可以改称为锁存对象。通过对主机13的操作所指定的监控条件从外部调试装置12作为监控条件数据被提供到监控部21A。
在监控条件设定部41[1]中，基于从外部调试装置12提供的监控条件数据，设定对于CPU20[1]的监控条件。对于CPU20[1]的监控条件包含对于CPU20[1]的对象地址及对象访问种类，还决定是否将CPU20[1]的访问所得的数据设为监控对象。
监控条件设定部41[1]基于监控条件数据，输出表示关于CPU20[1]的对象地址的地址设定信号Aset[1]、与关于CPU20[1]的对象访问种类对应的读出设定信号Rset[1]及写入设定信号Wset[1]、以及决定是否将CPU20[1]的访问所得的数据设为监控对象的监控需要与否设定信号Mset[1]。读出设定信号Rset[1]及写入设定信号Wset[1]各自为取“1”或“0”值的1位信号。在关于CPU20[1]的对象访问种类包含读出访问的情况下，读出设定信号Rset[1]的值成为“1”，在关于CPU20[1]的对象访问种类不包含读出访问的情况下，读出设定信号Rset[1]的值成为“0”。在关于CPU20[1]的对象访问种类包含写入访问的情况下，写入设定信号Wset[1]的值成为“1”，在关于CPU20[1]的对象访问种类不包含写入访问的情况下，写入设定信号Wset[1]的值成为“0”。在将CPU20[1]的访问所得的数据设为监控对象的情况下，监控需要与否设定信号Mset[1]的值成为“1”，在并非如此的情况下，监控需要与否设定信号Mset[1]的值成为“0”。
关于监控条件设定部41[2]，也与监控条件设定部41[1]相同。即，在监控条件设定部41[2]中，基于从外部调试装置12提供的监控条件数据，设定对于CPU20[2]的监控条件。对于CPU20[2]的监控条件包含对于CPU20[2]的对象地址及对象访问种类，还决定是否将CPU20[2]的访问所得的数据设为监控对象。
监控条件设定部41[2]基于监控条件数据，输出表示关于CPU20[2]的对象地址的地址设定信号Aset[2]、与关于CPU20[2]的对象访问种类对应的读出设定信号Rset[2]及写入设定信号Wset[2]、以及决定是否将CPU20[2]的访问所得的数据设为监控对象的监控需要与否设定信号Mset[2]。读出设定信号Rset[2]及写入设定信号Wset[2]各自为取“1”或“0”值的1位信号。在关于CPU20[2]的对象访问种类包含读出访问的情况下，读出设定信号Rset[2]的值成为“1”，在关于CPU20[2]的对象访问种类不包含读出访问的情况下，读出设定信号Rset[2]的值成为“0”。在关于CPU20[2]的对象访问种类包含写入访问的情况下，写入设定信号Wset[2]的值成为“1”，在关于CPU20[2]的对象访问种类不包含写入访问的情况下，写入设定信号Wset[2]的值成为“0”。在将CPU20[2]的访问所得的数据设为监控对象的情况下，监控需要与否设定信号Mset[2]的值成为“1”，在并非如此的情况下，监控需要与否设定信号Mset[2]的值成为“0”。
监控条件判定部42[1]及42[2]判定包含多个CPU20(此处为CPU20[1]及20[2])的CPU块(处理块)所进行的访问是否符合设定部41[1]及41[2]所设定的监控条件。
对于监控条件判定部42[1]，输入CPU20[1]输出到内部总线22的信号ADD[1]、RE[1]及WE[1]，并且输入来自设定部41[1]的信号Aset[1]、Rset[1]、Wset[1]及Mset[1]。监控条件判定部42[1]基于向自身的输入信号，判定CPU20[1]是否进行了符合监控条件的访问。同样地，
对于监控条件判定部42[2]，输入CPU20[2]输出到内部总线22的信号ADD[2]、RE[2]及WE[2]，并且输入来自设定部41[2]的信号Aset[2]、Rset[2]、Wset[2]及Mset[2]。监控条件判定部42[2]基于向自身的输入信号，判定CPU20[2]是否进行了符合监控条件的访问。
监控条件判定部42[1]及42[2]的内部构成及动作本身彼此相同。使用具有整数值“1”或“2”的变数i，对监控条件判定部42[i]的内部构成及动作进行说明。
监控条件判定部42[i]具备地址判定电路51[i]以及与门电路52[i]、53[i]、54[i]及55[i]。地址判定电路51[i]接收从CPU20[i]输出到内部总线22的地址信号ADD[i]及来自设定部41[i]的地址设定信号Aset[i]，在地址信号ADD[i]所表示的地址与地址设定信号Aset[i]所表示的对象地址一致的情况下输出具有“1”值的信号Sa[i]，在这些地址不一致的情况下输出具有“0”值的信号Sa[i]。
与门电路52[i]输出信号Sb[i]，该信号Sb[i]表示从CPU20[i]输出到内部总线22的读出使能信号RE[i]、与来自设定部41[i]的读出设定信号Rset[i]的逻辑与。信号Sb[i]仅当信号RE[i]及Rset[i]的值均为“1”时才具有“1”值，当并非如此时具有“0”值。与门电路53[i]输出信号Sc[i]，该信号Sc[i]表示从CPU20[i]输出到内部总线22的写入使能信号WE[i]、与来自设定部41[i]的写入设定信号Wset[i]的逻辑与。信号Sc[i]仅当信号WE[i]及Wset[i]的值均为“1”时才具有“1”值，当并非如此时具有“0”值。
与门电路54[i]输出表示信号Sa[i]、Sb[i]及Mset[i]的逻辑与的信号Sd[i]。信号Sd[i]仅当信号Sa[i]、Sb[i]及Mset[i]的值全部为“1”时才具有“1”值，当并非如此时具有“0”值。与门电路55[i]输出表示信号Sa[i]、Sc[i]及Mset[i]的逻辑与的信号Se[i]。信号Se[i]仅当信号Sa[i]、Sc[i]及Mset[i]的值全部为“1”时才具有“1”值，当并非如此时具有“0”值。由于不会同时进行读出访问与写入访问，所以信号Sd[i]及Se[i]不会同时具有“1”值。
如此，在监控条件中，针对每个CPU20设定对象地址及对象访问种类，并且设定将哪个CPU20的访问所得的数据设为监控对象(即设为锁存部44A的锁存对象)。为了方便起见，将在监控条件中设定了将CPU20[i]的访问所得的数据设为监控对象(即设为锁存部44A的锁存对象)的状况、即信号Mset[i]的值为“1”的状况称为状况ST[i]。这样一来，监控条件判定部42[i]在状况ST[i]下，当CPU20[i]的访问(读出访问或写入访问)中由地址信号ADD[i]所指定的地址与针对CPU20[i]所设定的对象地址(对应于Aset[i])一致且CPU20[i]进行适合针对CPU20[i]所设定的对象访问种类(对应于Rset[i]及Wset[i])的访问时，判定为CPU20[i]所进行的访问适合监控条件，而将信号Sd[i]或Se[i]的值设为“1”。适合对象访问种类的访问在信号Sd[i]的值为“1”时是指读出访问，在信号Se[i]的值为“1”时是指写入访问。
选择器43A在CPU20[i]进行了符合监控条件的访问的情况下，将要通过内部总线22传送的读出数据RD[i]或写入数据WD[i]输出到锁存部44A。锁存部44A具有输入端子D及输出端子Q。选择器43A的输出数据被输入到锁存部44A的输入端子D。锁存部44A锁存(即保存)与各CPU20的动作时钟CLK同步地施加到输入端子D的数据，并从输出端子Q输出所锁存的数据。因此，当CPU20[i]进行了符合监控条件的访问时，利用锁存部44A锁存要经由内部总线22而传送的读出数据RD[i]或写入数据WD[i](换句话说，符合监控条件的访问所得的读出数据RD[i]或写入数据WD[i])。此外，此处假定为CPU20[1]及20[2]的动作时钟CLK共通。
具体来说，选择器43A具有第1～第5输入端子及输出端子，
对第1输入端子输入来自锁存部44A的输出端子Q的输出数据，
在第2输入端子连接着应传送读出数据RD[1]的配线(当CPU20[1]执行读出访问时，在该配线中出现读出数据RD[1])，
在第3输入端子连接着应传送写入数据WD[1]的配线(当CPU20[1]执行写入访问时，在该配线中出现写入数据WD[1])，
在第4输入端子连接着应传送读出数据RD[2]的配线(当CPU20[2]执行读出访问时，在该配线中出现读出数据RD[2])，
在第5输入端子连接着应传送写入数据WD[2]的配线(当CPU20[2]执行写入访问时，在该配线中出现写入数据WD[2])。
而且，选择器43A当信号Sd[1]、Se[1]、Sd[2]及Se[2]的值全部为“0”时选择并输出要施加到第1输入端子的数据，当信号Sd[1]、Se[1]、Sd[2]、Se[2]的值为“1”时，分别选择并输出要施加到第2、第3、第4、第5输入端子的数据。此外，由于不会对内部总线22同时进行多个访问，所以信号Sd[1]、Se[1]、Sd[2]及Se[2]之中，不会2个以上的信号的值同时成为“1”。
所以，在所述状况ST[i]下，在针对CPU20[i]所设定的对象访问种类包含读出访问的情况下，当CPU20[i]对针对CPU20[i]所设定的对象地址进行读出访问时，将与通过内部总线22输入到CPU20[i]的读出数据RD[i]相同的读出数据RD[i]经由选择器43A而输入并锁存到锁存部44A。
同样地，在所述状况ST[i]下，在针对CPU20[i]所设定的对象访问种类包含写入访问的情况下，当CPU20[i]对针对CPU20[i]所设定的对象地址进行写入访问时，将与CPU20[i]输出到内部总线22的写入数据WD[i]相同的写入数据WD[i]经由选择器43A而输入并锁存到锁存部44A。
在未进行符合监控条件的访问的情况下，锁存部44A的输出数据通过选择器43A的第1输入端子被输入到锁存部44A的输入端子D，所以由锁存部44A锁存的数据不会产生变更。
锁存部44A的输出数据被赋予到接口45A。接口45A是将锁存部44A的输出数据作为监控数据发送到外部调试装置12的电路。接口45A及外部调试装置12是按与各CPU20的动作时钟CLK不同步的时钟动作。调试软件14例如可以通过定期地读取锁存部44A中锁存的数据作为监控数据(通过以此方式控制外部调试装置12)，而取出欲监控的数据。
作为具体例，假定实例CSR[i]。在实例CSR[i]中，期望对CPU20[i]从地址空间中被分配了5000编号的地址的存储区域读取到的数据进行监控，使用者对主机13赋予按照该期望的操作。由此，将CPU20[i]的访问所得的数据设定为监控对象，并且关于CPU20[i]针对对象地址设定5000编号且针对对象访问种类设定读出访问，结果为，表示5000编号的地址设定信号Aset[i]、“1”的读出设定信号Rset[i]及“1”的监控需要与否设定信号Mset[i]从设定部41[i]被输出到判定部42[i]。
在实例CSR[i]中，当CPU20[i]对5000编号的地址的存储区域实际地进行读出访问时，表示5000编号的地址的地址信号ADD[i]及“1”的读出使能信号RE[i]从CPU20[i]被输出到内部总线22，所以符合关于读出访问的监控条件，而信号Sd[i]的值成为“1”，结果为，与CPU20[i]通过内部总线22获取的读出数据RD[i]相同的读出数据RD[i]经由选择器43A而被输入并锁存到锁存部44A。
作为另一具体例，假定实例CSW[i]。在实例CSW[i]中，期望对CPU20[i]写入到地址空间中被分配了5000编号的地址的存储区域的数据进行监控，使用者对主机13赋予按照该期望的操作。由此，将CPU20[i]的访问所得的数据设定为监控对象，并且关于CPU20[i]针对对象地址设定5000编号且针对对象访问种类设定写入访问，结果为，表示5000编号的地址设定信号Aset[i]、“1”的写入设定信号Wset[i]及“1”的监控需要与否设定信号Mset[i]从设定部41[i]被输出到判定部42[i]。
在实例CSW[i]中，当CPU20[i]对5000编号的地址的存储区域实际地进行写入访问时，表示5000编号的地址的地址信号ADD[i]及“1”的写入使能信号WE[i]从CPU20[i]被输出到内部总线22，所以符合关于写入访问的监控条件，而信号Se[i]的值成为“1”，结果为，与CPU20[i]输出到内部总线22的写入数据WD[i]相同的写入数据WD[i]经由选择器43A而被输入并锁存到锁存部44A。
在所述实例CSR[i]或实例CSW[i]中，对象访问种类是否包含读出访问及写入访问这两个为任意，但在对象访问种类包含读出访问及写入访问这两个的情况下，所述实例CSR[i]的动作及实例CSW[i]的动作这两者由监控部21A实现。
另外，使用者可以只将CPU20[1]的访问所得的数据及CPU20[2]的访问所得的数据中的任一个设定为监控对象，也可以将这两者都设定为监控对象。在两者都被设为监控对象的情况下，信号Mset[1]及Mset[2]均具有“1”值。
根据本实施方式，在调试作业中，能够准确地监控及追踪各CPU20从存储部30读出的数据或写入到存储部30的数据。在该实现时，无需使用DMA控制器或追踪存储器(因此，电路追加为小规模即可)，可以说只是从旁监控各CPU20的访问所伴有的各CPU20的输入输出信号/数据，所以不会对各CPU20的动作产生任何影响。
也可以设为在LSI11A中设置多个监控部21A，由此，能够监控关于多个地址的读出数据RD[i]或写入数据WD[i]。此外，在该情况下，可以在多个监控部21A间能够共用一部分构成(例如接口45A)。
＜＜第3实施方式＞＞
对本发明的第3实施方式进行说明。在第3实施方式中，对能够应用在所述第1及第2实施方式中的若干运用技术、变化技术等进行说明。第3实施方式包含以下实施例EX3_1～EX3_5。
[实施例EX3_1]
对实施例EX3_1进行说明。在第2实施方式中，假定了CPU20[1]及20[2]的动作时钟共通，但CPU20[1]及20[2]的动作时钟也可以互不相同。但，在该情况下，可以在监控部21A中预先设置图9的锁存电路71[1]及71[2]以代替图8的锁存部44A，并且在监控部21A中预先设置图9的选择器72[1]及72[2]以代替图8的选择器43A。由此，当CPU20[i]进行了符合监控条件的访问时，能够利用锁存电路71[i]锁存要经由内部总线22而传送的读出数据RD[i]或写入数据WD[i]。
具体来说，锁存电路71[1]及71[2]各自具有输入端子D及输出端子Q。选择器72[1]的输出数据被输入到锁存电路71[1]的输入端子D，选择器72[2]的输出数据被输入到锁存电路71[2]的输入端子D。锁存电路71[1]锁存(即保存)与CPU20[1]的动作时钟CLK1同步地施加到自身的输入端子D的数据，并从自身的输出端子Q输出所锁存的数据。锁存电路71[2]锁存(即保存)与CPU20[2]的动作时钟CLK2同步地施加到自身的输入端子D的数据，并从自身的输出端子Q输出所锁存的数据。
选择器72[1]具有第1～第3输入端子及输出端子。在选择器72[1]中，
对第1输入端子输入来自锁存电路71[1]的输出端子Q的输出数据，
在第2输入端子连接着应传送读出数据RD[1]的配线(在CPU20[1]执行读出访问时在该配线中出现读出数据RD[1])，
在第3输入端子连接着应传送写入数据WD[1]的配线(在CPU20[1]执行写入访问时在该配线中出现写入数据WD[1])。而且，选择器72[1]当信号Sd[1]及Se[1]的值均为“0”时选择并输出要施加在第1输入端子的数据，当信号Sd[1]、Se[1]的值为“1”时分别选择并输出要施加到第2、第3输入端子的数据。
选择器72[2]具有第1～第3输入端子及输出端子。在选择器72[2]中，
对第1输入端子输入来自锁存电路71[2]的输出端子Q的输出数据，
在第2输入端子连接着应传送读出数据RD[2]的配线(在CPU20[2]执行读出访问时在该配线中出现读出数据RD[2])，
在第3输入端子连接着应传送写入数据WD[2]的配线(在CPU20[2]执行写入访问时在该配线中出现写入数据WD[2])。而且，选择器72[2]当信号Sd[2]及Se[2]的值均为“0”时选择并输出要施加到第1输入端子的数据，当信号Sd[2]、Se[2]的值为“1”时分别选择并输出要施加到第2、第3输入端子的数据。
[实施例EX3_2]
对实施例EX3_2进行说明。在第2实施方式中，假定CPU20的个数为2个，但在第2实施方式中，设置在LSI11A中且对内部总线22进行访问的CPU20的个数也可以为3个以上。在设置着3个CPU20[1]、20[2]及20[3]作为CPU20的情况下(参照图10)，只要在监控部21A中追加具有与监控条件设定部41[1]及监控条件判定部42[1]相同的构成的监控条件设定部41[3]及监控条件判定部42[3](两者均未图示)，并利用设定部41[3]及判定部42[3]进行对于CPU20[3]的监控条件的设定及监控条件的满足/不满足的判定即可。CPU20的个数为4个以上的情况也相同。
[实施例EX3_3]
对实施例EX3_3进行说明。在第1或第2实施方式中，为CPU20对内部总线22进行访问的处理部的示例，但在本发明中，这种处理部并不限定于CPU，对内部总线22进行访问的任意部位都可以成为处理部。
[实施例EX3_4]
对实施例EX3_4进行说明。构成LSI11的各电路元件是以半导体集成电路的方式形成，通过将该半导体集成电路封入到包含树脂的壳体(封装)内而构成半导体装置。关于LSI11A，也相同。但，也可以设为使用多个分立零件构成与LSI11内的电路相同的电路。关于LSI11A，也相同。
[实施例EX3_5]
对实施例EX3_5进行说明。本发明的调试系统具备LSI(11、11A)所例示的半导体装置、及连接在半导体装置的外部装置。此处的外部装置在图1或图5的构成中，可以理解为指外部调试装置12，也可以理解为包含外部调试装置12及主机13这两者。
本发明的实施方式能够在权利要求书所示的技术性思想的范围内适当地进行各种变更。以上的实施方式只是本发明的实施方式的示例，本发明或各构成要件的用语的含义不受以上的实施方式中所记载的含义限制。所述说明文中所示的具体的数值只是例示，当然可以将它们变更为各种数值。
[符号的说明]
10、10A 调试系统
11、11A LSI
12 外部调试装置
13 主计算机
14 调试软件
20、20[i] CPU
21、21A 监控部
22 内部总线
23 ROM
24 RAM
25 外围设备
26 寄存器
30 存储部
41、41[i] 监控条件设定部
42、42[i] 监控条件判定部
43、43A 选择器
44、44A 锁存部
45、45A 接口

Claims (11)

1.一种半导体装置，具备：处理部，执行程序；存储部，具有被分配了多个地址的多个存储区域，且能够执行读出动作或写入动作；以及总线，连接在所述处理部及所述存储部；所述半导体装置的特征在于：
所述处理部能够基于所述程序，执行读出访问或写入访问，所述读出访问是通过将准许所述读出动作的读出使能信号及指定所述多个地址中的任一个的地址信号输出到所述总线，而使所述存储部进行所述读出动作，所述写入访问是通过将写入数据、准许所述写入动作的写入使能信号及所述地址信号输出到所述总线，而使所述存储部进行所述写入动作，
当进行了所述读出访问时，所述存储部进行所述读出动作，也就是将与经由所述总线从所述处理部输入的所述地址信号对应的存储区域内的数据作为读出数据输出到所述总线，这时，所述读出数据经由所述总线而被输入到所述处理部，
当进行了所述写入访问时，所述存储部进行所述写入动作，也就是将与所述写入数据对应的数据存储到与经由所述总线从所述处理部输入的所述地址信号对应的存储区域，
在该半导体装置中还具备监控部，所述监控部当在所述处理部所进行的访问中存在符合所设定的监控条件的访问时，锁存要经由所述总线而传送的所述读出数据或所述写入数据。
2.根据权利要求1所述的半导体装置，其特征在于：
所述监控部具有：设定部，设定了所述监控条件；判定部，判定所述处理部所进行的访问是否符合所述监控条件；及锁存部，在所述处理部所进行的访问符合所述监控条件的情况下锁存所述读出数据或所述写入数据。
3.根据权利要求2所述的半导体装置，其特征在于：
在所述监控条件中，设定对象地址及对象访问种类，
所述判定部当通过所述处理部所进行的访问所指定的地址与所述对象地址一致且所述处理部进行适合所述对象访问种类的访问时，判定为所述处理部所进行的访问符合所述监控条件。
4.根据权利要求3所述的半导体装置，其特征在于：
在所述对象访问种类包含所述读出访问的情况下，当所述处理部对所述对象地址进行所述读出访问时，利用所述锁存部锁存所述读出数据。
5.根据权利要求3或4所述的半导体装置，其特征在于：
在所述对象访问种类包含所述写入访问的情况下，当所述处理部对所述对象地址进行所述写入访问时，利用所述锁存部锁存所述写入数据。
6.一种半导体装置，具备：处理块，包含各自执行程序的第1～第n处理部(n为2以上的整数)；存储部，具有被分配了多个地址的多个存储区域，且能够执行读出动作或写入动作；以及总线，连接在各处理部及所述存储部；所述半导体装置的特征在于：
各处理部能够基于对应的程序，执行读出访问或写入访问，所述读出访问是通过将准许所述读出动作的读出使能信号及指定所述多个地址中的任一个的地址信号输出到所述总线而使所述存储部进行所述读出动作，所述写入访问是通过将写入数据、准许所述写入动作的写入使能信号及所述地址信号输出到所述总线而使所述存储部进行所述写入动作，
当由第i处理部进行了所述读出访问时，所述存储部进行所述读出动作，也就是将与经由所述总线从所述第i处理部输入的所述地址信号对应的存储区域内的数据作为读出数据输出到所述总线，这时，所述读出数据经由所述总线而被输入到所述第i处理部(i为1以上n以下的整数)，
当由所述第i处理部进行了所述写入访问时，所述存储部进行所述写入动作，也就是将与来自所述第i处理部的所述写入数据对应的数据存储到与经由所述总线从所述第i处理部输入的所述地址信号对应的存储区域，
在该半导体装置中还具备监控部，所述监控部当在所述处理块所进行的访问中存在符合所设定的监控条件的访问时，锁存要经由所述总线而传送的所述读出数据或所述写入数据。
7.根据权利要求6所述的半导体装置，其特征在于：
所述监控部具有：设定部，设定了所述监控条件；判定部，判定所述处理块所进行的访问是否符合所述监控条件；及锁存部，在所述处理块所进行的访问符合所述监控条件的情况下锁存所述读出数据或所述写入数据。
8.根据权利要求7所述的半导体装置，其特征在于：
在所述监控条件中，针对每个所述处理部设定对象地址及对象访问种类，并且设定将哪个处理部的访问所得的数据设为所述锁存对象，
所述判定部在所述监控条件中设定了将所述第i处理部的访问所得的数据设为所述锁存对象的状况下，当通过所述第i处理部所进行的访问而指定的地址与针对所述第i处理部所设定的所述对象地址一致且所述第i处理部进行适合针对所述第i处理部所设定的所述对象访问种类的访问时，判定为所述处理块所进行的访问符合所述监控条件。
9.根据权利要求8所述的半导体装置，其特征在于：
在所述状况下，在针对所述第i处理部所设定的所述对象访问种类包含所述读出访问的情况下，当所述第i处理部对针对所述第i处理部所设定的所述对象地址进行所述读出访问时，利用所述锁存部锁存要输入到所述第i处理部的所述读出数据。
10.根据权利要求8或9所述的半导体装置，其特征在于：
在所述状况下，在针对所述第i处理部所设定的所述对象访问种类包含所述写入访问的情况下，当所述第i处理部对针对所述第i处理部所设定的所述对象地址进行所述写入访问时，利用所述锁存部锁存要从所述第i处理部输出的所述写入数据。
11.一种调试系统，其特征在于具备：
根据权利要求1至10中任一项所述的半导体装置；及
外部装置，连接在所述半导体装置；且
将指定所述监控条件的监控条件数据从所述外部装置发送到所述半导体装置，
将所述监控部中锁存的数据从所述半导体装置发送到所述外部装置。
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