KR100236536B1 - 모듈로 주소발생기 및 그 방법 - Google Patents

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Abstract

본 발명은 모듈로 주소발생기 및 그 방법에 관한 것으로서, 특히 현재 주소값과 주소 증가분을 가산하여 다음 주소값을 발생하는 제 1 가산기; 최대 주소값의 보수값과 최소 주소값을 가산하여 순환보정값을 발생하는 제 2 가산기; 상기 주소 증가분의 부호값에 따라 상기 순환보정값과 상기 다음 주소값을 가감산하여 보정된 다음 주소값을 발생하는 가감산기; 상기 다음 주소값이 상기 최대 주소값과 상기 최소 주소값 사이에 있는지를 판단하는 비교기; 상기 비교기의 출력에 따라 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이에 존재할 경우에는 상기 다음 주소값을 선택하고, 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이를 벗어날 경우에는 상기 보정된 다음 주소값을 선택하여 출력하는 선택기를 구비하는 것을 특징으로 한다.

Description

모듈로(Modulo) 주소발생기 및 그 방법
본 발명은 모듈로 주소발생기 및 그 방법에 관한 것으로서, 특히 고속 디지탈 신호 처리기(Digital signal processor)의 모듈로 주소지정(Modulo Addressing) 로직에 있어서, 다단의 덧셈 연산을 거치지 않게 하여 덧셈 연산에 대한 짧은 지연시간을 갖고 고속의 가산기를 사용하는데에 따른 칩상에서의 차지하는 면적에 대한 오버헤드를 고려하여 가격 및 칩상에서 차지하는 면적 측면에서 보다 유효하게 모듈로 주소지정을 실현할 수 있는 고속 디지탈 신호 처리기의 모듈로 주소발생기 및 그 방법에 관한 것이다.
일반적으로 디지탈 신호 처리기에서는 필터 등의 디지탈 신호 처리 알고리즘(digital signal processing algorithm)을 유효하게 구현하기 위해 모듈로 주소지정(modulo addressing)방식이 사용된다.
이러한 모듈로 주소지정(Modulo addressing)방식은 순환 주소지정(circular addressing)방식이라고도 하는데, 이의 가장 간단한 형태는 주소가 하나씩 증가하여 정해진 최대 주소(Maximum address)에 이르면 그 다음 주소는 최소 주소(Base address)가 되어 동일한 범위의 주소를 반복적으로 억세스(access)할 수 있게 한다.
상기와 같은 모듈로 주소지정방식은 필터 계수 등의 데이터가 특정 영역에 위치해 있을 때 오버헤드(overhead)없이 이들 데이터를 반복적으로 사용할 수 있게 해주어 디지탈 신호 처리 알고리즘을 빠르게 구현할 수 있도록 해주는 것이며, 이때 주소는 반드시 하나씩 증가할 필요는 없으며 또한 음수일 수도 있다.
좀더 일반적인 모듈로 주소지정(modulo addressing)은 다음과 같이 나타낼 수 있다.
현재의 주소를 A, 주소 증가분을 I, 지정된 영역에서의 최대 주소를 M, 최소 주소를 B라고 가정할 때 다음에 지정될 주소 NEXT_A는 다음과 같이 정의된다.
먼저, 주소 증가분(I)이 I ≥ 0인 경우 현재의 주소(A)와 주소 증가분(I)을 더한 값이 최대 주소(M)보다 작으면((A + I) ≤ M) 다음에 지정될 주소(NEXT_A)는
NEXT_A = A + I
로 되고, 반대로 현재의 주소(A)와 주소 증가분(I)을 더한 값이 최대 주소(M)보다 크면((A + I) > M) 다음에 지정될 주소(NEXT_A)는
NEXT_A = A + I - (M - B +1)
로 된다.
그리고, 주소 증가분(I)이 I < 0인 경우 현재의 주소(A)와 주소 증가분(I)을 더한 값이 최소 주소(B)보다 크면((A + I) ≥ B) 다음에 지정될 주소(NEXT_A)는
NEXT_A = A + I
로 되고, 반대로 현재의 주소(A)와 주소 증가분(I)을 더한 값이 최소 주소(B)보다 작으면((A + I) < B) 다음에 지정될 주소(NEXT_A)는
NEXT_A = A + I + (M - B +1)……식(1)
로 된다. 단, 이때 B ≤ A ≤ M이고 I < M - B + 1 의 관계가 성립해야 한다.
그런데 상기와 같은 (식 1)을 로직으로 구현하기 위해서는 수개의 가산기를 직렬로 연결하여 구성되는 다단의 덧셈 로직이 필요하며, 따라서 몇단의 덧셈을 순차적으로 거치면 고속으로 동작하는 디지탈 신호 처리기에서는 모듈로 주소지정 부분이 임계 경로(critical path)가 될 위험성이 있었다.
따라서 상기와 같은 다단의 덧셈 로직을 피하기 위해 종래 일부 디지탈 신호 처리기에서는 고속의 가산기를 사용하여 도 1과 같은 모듈로 주소지정 로직을 구성하였다.
도 1은 현재의 주소(A)와 주소 증가분(I)을 더하여 출력하는 제1 가산기(11)와, 최대 주소(M)나 최소 주소(B)중의 하나를 주소 증가분(I)이 갖는 부호(sign(I))에 따라 선택하여 출력하는 두 개의 입력 선택기(12)(13)와, 상기 제1 입력 선택기의 출력을 반전시키는 인버터(INV)와, 상기 제1 가산기의 출력(a)과 상기 인버터의 출력(b)을 더하여 출력하는 제2 가산기(14)와, 상기 제2 가산기의 출력(d)과 상기 제2 입력 선택기의 출력(c)을 더하여 출력하는 제3 가산기(15)와, 상기 제1 가산기의 출력(a)과 제3 가산기의 출력(e)을 주소 증가분이 갖는 부호(sign(I))와 제2 가산기 출력이 갖는 부호(sign(d))에 대한 배타적 노어 게이트(16)의 논리결과에 따라 선택하여 출력하는 출력 선택기(17)로 구성하고 있다.
즉, 상기 식(1)을 다시 쓰면 I ≥ 0 이고 A + I > M 일 때 다음에 지정될 주소(NEXT_A)는
NEXT_A = A + I - (M - B +1)
= A + I - M + B - 1
= A + I + inv(M) + B
로 되고, 여기서 inv(M)은 M의 보수(complement)를 나타내며, 그리고 상기 A + I > M 의 관계식은 A + I + inv(M) ≥ 0으로 다시 기술할 수 있게 된다.
마찬가지로 I < 0 이고 A + I < B 일 때 다음에 지정될 주소(NEXT_A)는
NEXT_A = A + I + (M - B +1)
= A + I + inv(B) + 1 + M + 1
로 되고, 여기서 inv(B)는 B의 보수를 나타내며, 그리고 상기 A + I < B 는 A + I + inv(B) < 0으로 다시 기술할 수 있다.
위와 같은 방법을 사용하면 식(1)은 다음과 같이 바꿔 쓸수 있다.
a = A + I
b = inv(M)(sign(I) = 0일때)
= inv(B)(sign(I) ≠ 0일때)
c = B (sign(I) = 0일때)
= M (sign(I) ≠ 0일때)
d = a + b + sign(I)
e = d + c + sign(I)
NEXT_A = a (sign(I) xnor sign(d) = 1일 때)
e (sign(I) xnor sign(d) ≠ 1일 때) ……식(2)
여기서 sign(I)와 sign(d)는 각각 I와 d의 부호 비트를 나타낸다.
이와 같은 방법을 사용하면 별도의 비교기가 없이 3개의 가산기와 약간의 로직회로만으로 모듈로 주소지정을 구현할 수 있어 칩상에서 차지하는 영역 사용 측면에서 유리해 보인다.
그러나 "SGS-Thomson의 D950 core"등에서 사용된 이 방법은 고속의 디지탈 신호 처리기에 적용할 때에는 3개의 직렬로 연결된 가산기가 임계 경로(critical path)를 구성할 수 있으며, 이를 피하기 위해 캐리선택 가산기 등의 고속 가산기를 사용할 경우에는 칩상에서 차지하는 면적 측면에서도 유리하지 않은 문제점이 있었다.
따라서 본 발명의 목적은 상술한 종래 기술의 문제점을 해결하기 위하여 고속의 DSP칩에 적용하기 적합한 모듈로 주소발생기 및 그 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 장치는 현재 주소값과 주소 증가분을 가산하여 다음 주소값을 발생하는 제 1 가산기; 최대 주소값의 보수값과 최소 주소값를 가산하여 순환보정값을 발생하는 제 2 가산기; 상기 주소 증가분의 부호값에 따라 상기 순환보정값과 상기 다음 주소값을 가감산하여 보정된 다음 주소값을 발생하는 가감산기; 상기 다음 주소값이 상기 최대 주소값과 상기 최소 주소값 사이에 있는지를 판단하는 비교기; 상기 비교기의 출력에 따라 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이에 존재할 경우에는 상기 다음 주소값을 선택하고, 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이를 벗어날 경우에는 상기 보정된 다음 주소값을 선택하여 출력하는 선택기를 구비하는 것을 특징으로 한다.
본 발명의 방법은 현재 주소값과 주소 증가분을 가산하여 다음 주소값을 발생하는 단계; 최대 주소값의 보수값과 최소 주소값를 가산하여 순환보정값을 발생하는 단계; 상기 주소 증가분의 부호값에 따라 상기 순환보정값과 상기 다음 주소값을 가감산하여 보정된 다음 주소값을 발생하는 단계; 상기 다음 주소값이 상기 최대 주소값과 상기 최소 주소값 사이에 있는지를 판단하는 단계; 상기 비교기의 출력에 따라 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이에 존재할 경우에는 상기 다음 주소값을 선택하고, 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이를 벗어날 경우에는 상기 보정된 다음 주소값을 선택하여 출력하는 단계를 구비하는 것을 특징으로 한다.
도 1은 종래의 모듈로 주소발생기의 구성을 나타낸 블럭도.
도 2는 본 발명에 따른 모듈로 주소 발생기의 구성을 나타낸 블럭도.
** 도면의 주요 부분에 대한 부호의 설명**
21,22 : 가산기 23 : 가감산기
24 : 비교기 25 : 선택기
INV1,INV2 : 인버터
이하, 본 발명에 따른 고속 디지탈 신호 처리기의 짧은 지연시간을 갖는 모듈로 주소지정(Modulo Addressing)로직의 구성을 첨부된 도면에 의거하여 상세히 설명한다.
도 2는 본 발명에 따른 모듈로 주소발생기의 구성을 나타낸다. 도면에 도시된 바와 같이 현재의 주소(A)와 주소 증가분(I)으로 다음 지정될 주소를 얻기 위한 저속의 제 1 가산기(21)와, 최대 주소(M)와 최소 주소(B)를 입력으로 하여 주소 지정할 주소범위(B - M = b)를 찾기 위한 저속의 제 2 가산기(22)가 각각 개별적으로 구비되어 있으며, 상기 두 가산기의 출력(21)(22)을 주소 증가분(I)이 갖는 부호(sign(I))에 따라 가산하거나 감산하는 가감산기(23)와, 상기 제 1 가산기에서 현재 주소로부터 주소 증가분만큼 증가되어 나오는 주소 출력(a)이 최대 주소(M)와 최소 주소(B) 범위이내(B≤a≤M)에 있는지를 찾기 위한 비교기(24)가 구성되어 있고, 또한 상기 제 1 가산기의 출력(a)과 상기 가감기의 출력(c)을 상기 비교기의 출력(d)에 따라 선택하여 출력하는 출력 선택기(25)로 구성하는 것이 바람직하다.
이와 같은 구성으로 갖는 로직을 이용하여 (식 1)은 다음과 같이 다시 쓸수 있다.
만약, I ≥ 0 이고 A + I > M 이면 다음에 지정될 주소(NEXT_A)는
NEXT_A = A + I - (M -B + 1)
= A + I - M + B - 1
= A + I + (B + inv(M))
로 되고, I < 0 이고 A + I < B이면 다음에 지정될 주소(NEXT_A)는
NEXT_A = A + I + (M -B + 1)
= A + I - B + M + 1
= A + I - (B + inv(M))
로 되며,
그 밖의 경우 다음에 지정될 주소(NEXT_A)는
NEXT_A = A + I 로 된다.
이를 다시 기술하면, 제1 가산기의 출력(a)과 제2 가산기의 출력(b)과 가감기의 출력(c)과 출력 선택기의 출력(d)은
a = A + I
b = B + inv(M)
c = a + b (단, sign(I) = 0 일 때)
= a - b (단, sign(I) ≠ 0 일 때)
d = 1 (단, B ≤ a ≤ M 일 때)
= 0 (단, B > a 이고 a > M 일 때)
NEXT_A = a(단, d = 1 일 때)
= c(단, d = 0 일 때)……식 (3)을
얻을 수 있게 된다.
상기 수식을 다시 말하면, 현재 주소값(A)과 주소 증가분(I)을 제 1 가산기(21)에 의해 가산하여 다음 주소값(a)을 발생하고, 최대 주소값(M)의 보수값과 최소 주소값(B)를 제 2 가산기(22)에 의해 가산하여 순환보정값(b)을 발생한다. 상기 주소 증가분(I)의 부호값에 따라 상기 순환보정값(b)과 상기 다음 주소값(a)을 가감산기(23)에 의해 가감산하여 보정된 다음 주소값(c)을 발생하고, 상기 다음 주소값(a)이 상기 최대 주소값(M)과 상기 최소 주소값(B) 사이에 있는지를 비교기(23)에서 판단하여 선택신호(d)를 발생한다. 상기 비교기(24)의 선택신호(d)에 따라 상기 다음 주소값(a)이 상기 최대 주소값(M)과 최소 주소값(B)의 사이에 존재할 경우에는 상기 다음 주소값(a)을 선택하고, 상기 다음 주소값(a)이 상기 최대 주소값(M)과 최소 주소값(B)의 사이를 벗어날 경우에는 상기 보정된 다음 주소값(c)을 선택하여 출력한다.
상기의 (식 3)은 (식 2)와 같이 세개의 가산기를 사용하지만 이들은 직렬로 연결되어 있지 않으므로 임계경로(critical path)를 구성하지 않으며, 따라서 비록 B ≤ a ≤ M 를 계산하기 위한 비교기(24)가 추가되지만 느린 가산기를 사용하므로서 오히려 칩상에서 구현시 사용 영역 측면에서 상기 (식 2)보다 유리할 수 있으며 고속의 디지탈 신호 처리기에 적용하는 데 적합하다.
이상에서와 같은 본 발명에 의하면 다단의 덧셈 연산을 거치지 않게 하여 덧셈 연산에 대한 짧은 지연시간을 갖고 고속의 가산기를 사용하는데에 따른 칩상에서 구현시 차지하는 면적에 대한 오버헤드를 고려할 수 있도록 하여 칩상에서 구현시 차지하는 면적 측면에서 유리한 조건을 얻을 수 있으며, 따라서 고속의 디지탈 신호 처리기에 구현하는 데 적합하다.

Claims (4)

  1. 현재 주소값과 주소 증가분을 가산하여 다음 주소값을 발생하는 제 1 가산기; 최대 주소값의 보수값과 최소 주소값를 가산하여 순환보정값을 발생하는 제 2 가산기; 상기 주소 증가분의 부호값에 따라 상기 순환보정값과 상기 다음 주소값을 가감산하여 보정된 다음 주소값을 발생하는 가감산기; 상기 다음 주소값이 상기 최대 주소값과 상기 최소 주소값 사이에 있는지를 판단하는 비교기; 상기 비교기의 출력에 따라 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이에 존재할 경우에는 상기 다음 주소값을 선택하고, 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이를 벗어날 경우에는 상기 보정된 다음 주소값을 선택하여 출력하는 선택기를 구비하는 것을 특징으로 하는 모듈로 주소발생기.
  2. 제 1 항에 있어서, 상기 모듈로 주소발생기는 고속 디지털 신호처리기에 채용되는 것을 특징으로 하는 모듈로 주소발생기.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 가산기는 저속 가산기인 것을 특징으로 하는 모듈로 주소발생기.
  4. 현재 주소값과 주소 증가분을 가산하여 다음 주소값을 발생하는 단계; 최대 주소값의 보수값과 최소 주소값를 가산하여 순환보정값을 발생하는 단계; 상기 주소 증가분의 부호값에 따라 상기 순환보정값과 상기 다음 주소값을 가감산하여 보정된 다음 주소값을 발생하는 단계; 상기 다음 주소값이 상기 최대 주소값과 상기 최소 주소값 사이에 있는지를 판단하는 단계; 상기 비교기의 출력에 따라 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이에 존재할 경우에는 상기 다음 주소값을 선택하고, 상기 다음 주소값이 상기 최대 주소값과 최소 주소값의 사이를 벗어날 경우에는 상기 보정된 다음 주소값을 선택하여 출력하는 단계를 구비하는 것을 특징으로 하는 모듈로 주소발생방법.
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