JP3374772B2 - 大小判定回路およびそれを用いたfifo回路 - Google Patents
大小判定回路およびそれを用いたfifo回路Info
- Publication number
- JP3374772B2 JP3374772B2 JP35979398A JP35979398A JP3374772B2 JP 3374772 B2 JP3374772 B2 JP 3374772B2 JP 35979398 A JP35979398 A JP 35979398A JP 35979398 A JP35979398 A JP 35979398A JP 3374772 B2 JP3374772 B2 JP 3374772B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- address
- output
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Information Transfer Systems (AREA)
Description
【0001】
【発明の属する技術分野】この発明は、主として半導体
集積回路に用いられる回路に係わり、特に、2つのデー
タの差と第3のデータの大小関係を比較判定する大小判
定回路およびそれを用いたFIFO(先入/先出)回路
に関する。
集積回路に用いられる回路に係わり、特に、2つのデー
タの差と第3のデータの大小関係を比較判定する大小判
定回路およびそれを用いたFIFO(先入/先出)回路
に関する。
【0002】
【従来の技術】大小判定回路として、例えば、特開平2
−54333号公報、特開昭62−266617号公報
等に開示されているように、2つのデータの比較を行う
回路が知られている。しかしながら、これらの先行技術
文献に開示された回路は、2つのデータの比較を行う点
に限定されており、2つのデータの差分と第3のデータ
との大小比較を行う回路については記載されていない。
−54333号公報、特開昭62−266617号公報
等に開示されているように、2つのデータの比較を行う
回路が知られている。しかしながら、これらの先行技術
文献に開示された回路は、2つのデータの比較を行う点
に限定されており、2つのデータの差分と第3のデータ
との大小比較を行う回路については記載されていない。
【0003】図3は、2つのデータA、Bの差と第3の
データCとの大小関係を比較判定する従来の大小判定回
路100の構成を示すブロック図である。この図におい
て、データBは入力端子102を介して減算回路110
の補数生成回路111に供給される。補数生成回路11
1は、入力したデータBの2の補数である(−B)を生
成し、加算回路112に出力する。加算回路112は入
力端子101を介して入力したデータAと前記補数生成
回路111の出力を加算し、データ(A+(−B))す
なわちデータ(A−B)を生成する。このようにして減
算回路110が生成したデータ(A−B)は比較回路1
20に供給される。比較回路120は、前記減算回路1
10の出力データ(A−B)とデータCの比較を行い、
出力端子104〜106に比較結果を出力する。この場
合、A−B>Cの時は出力端子104が”1”となり出
力端子105、106は”0”となる。また、A−B=
Cの時は出力端子105のみ”1”となり、A−B<C
の時は出力端子106のみ”1”となる。
データCとの大小関係を比較判定する従来の大小判定回
路100の構成を示すブロック図である。この図におい
て、データBは入力端子102を介して減算回路110
の補数生成回路111に供給される。補数生成回路11
1は、入力したデータBの2の補数である(−B)を生
成し、加算回路112に出力する。加算回路112は入
力端子101を介して入力したデータAと前記補数生成
回路111の出力を加算し、データ(A+(−B))す
なわちデータ(A−B)を生成する。このようにして減
算回路110が生成したデータ(A−B)は比較回路1
20に供給される。比較回路120は、前記減算回路1
10の出力データ(A−B)とデータCの比較を行い、
出力端子104〜106に比較結果を出力する。この場
合、A−B>Cの時は出力端子104が”1”となり出
力端子105、106は”0”となる。また、A−B=
Cの時は出力端子105のみ”1”となり、A−B<C
の時は出力端子106のみ”1”となる。
【0004】
【発明が解決しようとする課題】上述したように、従来
の大小判定回路においては、データAとデータBの差を
求めるために、データBの補数を求め、その補数とデー
タAを加算していた。このため、補数生成回路が必要に
なることから、論理回路構成が複雑になり、装置の集積
度を上げることが難しいという問題があった。
の大小判定回路においては、データAとデータBの差を
求めるために、データBの補数を求め、その補数とデー
タAを加算していた。このため、補数生成回路が必要に
なることから、論理回路構成が複雑になり、装置の集積
度を上げることが難しいという問題があった。
【0005】この発明は、上記の点に鑑みてなされたも
ので、その目的は、減算回路を構成する補数生成回路が
不要な論理回路を用いることにより、回路構成が簡単な
大小判定回路およびそれを用いたFIFO回路を提供す
ることにある。さらに、この発明の他の目的は、補数生
成回路を除くことにより、入力から出力までの信号処理
のゲート段数を減らし、これによって、より高速な処理
を行うことができる大小判定回およびそれを用いたFI
FO回路路を提供することにある。
ので、その目的は、減算回路を構成する補数生成回路が
不要な論理回路を用いることにより、回路構成が簡単な
大小判定回路およびそれを用いたFIFO回路を提供す
ることにある。さらに、この発明の他の目的は、補数生
成回路を除くことにより、入力から出力までの信号処理
のゲート段数を減らし、これによって、より高速な処理
を行うことができる大小判定回およびそれを用いたFI
FO回路路を提供することにある。
【0006】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項1記載の発明は、第1のデータから第2の
データを減算した結果と、第3のデータとの大小関係を
判定する大小判定回路において、前記第2のデータと前
記第3のデータとを加算する加算回路と、前記第1のデ
ータと前記加算回路の出力とを比較する比較回路とを設
けたことを特徴とする。
めに、請求項1記載の発明は、第1のデータから第2の
データを減算した結果と、第3のデータとの大小関係を
判定する大小判定回路において、前記第2のデータと前
記第3のデータとを加算する加算回路と、前記第1のデ
ータと前記加算回路の出力とを比較する比較回路とを設
けたことを特徴とする。
【0007】また、請求項2に記載の発明は、待ちデー
タ長と予め設定された閾値との大小関係を判定する機能
を有するFIFO回路において、先入/先出のデータが
順次格納される記憶手段と、前記記憶手段の書き込みア
ドレスを指示する第1のポインタと、前記記憶手段の読
み出しアドレスを指示する第2のポインタと、前記書き
込みアドレスと前記読み出しアドレスの前後関係を格納
するフラグと、前記読出しアドレスと前記閾値とを加算
する加算回路と、前記書き込みアドレスの最上位ビット
として前記フラグを加えた2進数と前記加算回路の出力
とを比較する比較回路とを具備してなるFIFO回路で
ある。
タ長と予め設定された閾値との大小関係を判定する機能
を有するFIFO回路において、先入/先出のデータが
順次格納される記憶手段と、前記記憶手段の書き込みア
ドレスを指示する第1のポインタと、前記記憶手段の読
み出しアドレスを指示する第2のポインタと、前記書き
込みアドレスと前記読み出しアドレスの前後関係を格納
するフラグと、前記読出しアドレスと前記閾値とを加算
する加算回路と、前記書き込みアドレスの最上位ビット
として前記フラグを加えた2進数と前記加算回路の出力
とを比較する比較回路とを具備してなるFIFO回路で
ある。
【0008】
【発明の実施の形態】以下、図1を参照し、この発明の
実施の形態について詳細に説明する。まず、図1に示す
回路の基本的考え方を説明する。2つのデータA、Bの
差と第3のデータCの大小関係を判定する場合、通常、
2つのデータA、Bの差(A−B)を求め、この(A−
B)と整数Cを比較する。この場合、判定結果は(A−
B)>C、(A−B)=Cまたは(A−B)<Cのいず
れかになる。この等式または不等式から次の方法によっ
ても(A−B)とCの大小関係が求められることが分か
る。すなわち、等式または不等式のBを左辺から右辺に
移項しても不等号の向きは変わらず、前記等式または不
等式はA>B+C、A=B+CまたはA<B+Cとな
る。
実施の形態について詳細に説明する。まず、図1に示す
回路の基本的考え方を説明する。2つのデータA、Bの
差と第3のデータCの大小関係を判定する場合、通常、
2つのデータA、Bの差(A−B)を求め、この(A−
B)と整数Cを比較する。この場合、判定結果は(A−
B)>C、(A−B)=Cまたは(A−B)<Cのいず
れかになる。この等式または不等式から次の方法によっ
ても(A−B)とCの大小関係が求められることが分か
る。すなわち、等式または不等式のBを左辺から右辺に
移項しても不等号の向きは変わらず、前記等式または不
等式はA>B+C、A=B+CまたはA<B+Cとな
る。
【0009】したがって、BとCの和(B+C)を求
め、その結果とAと比較しても前記方法による(A−
B)とCの大小関係の判定と同じ結果を得ることができ
る。この方法によれば、整数A、Bの差と整数Cの大小
関係を判定する大小判定回路は加算回路と比較回路によ
り構成することができる。
め、その結果とAと比較しても前記方法による(A−
B)とCの大小関係の判定と同じ結果を得ることができ
る。この方法によれば、整数A、Bの差と整数Cの大小
関係を判定する大小判定回路は加算回路と比較回路によ
り構成することができる。
【0010】次に、図1の回路について説明する。この
図において、大小判定回路1は、データBとデータCを
加算する加算回路2と、データAと加算回路2の出力と
を比較する比較回路3から構成される。
図において、大小判定回路1は、データBとデータCを
加算する加算回路2と、データAと加算回路2の出力と
を比較する比較回路3から構成される。
【0011】入力端子12に入力されたデータBと入力
端子13に入力されたデータCは加算回路2に供給され
る。加算回路2は供給されたBとCの和(B+C)を求
め比較回路3に出力する。比較回路3は入力端子11を
介して入力したデータAと前記加算回路2の出力データ
(B+C)を比較しAと(B+C)の大小関係を求め、
その結果を出力端子14〜16に出力する。この場合、
A>B+CすなわちA−B>Cの時は出力端子14が”
1”となり出力端子15、16は”0”となる。また、
A=B+CすなわちA−B=Cの時は出力端子15の
み”1”となり、A>B+CすなわちA−B<Cの時は
出力端子16のみ”1”となる。
端子13に入力されたデータCは加算回路2に供給され
る。加算回路2は供給されたBとCの和(B+C)を求
め比較回路3に出力する。比較回路3は入力端子11を
介して入力したデータAと前記加算回路2の出力データ
(B+C)を比較しAと(B+C)の大小関係を求め、
その結果を出力端子14〜16に出力する。この場合、
A>B+CすなわちA−B>Cの時は出力端子14が”
1”となり出力端子15、16は”0”となる。また、
A=B+CすなわちA−B=Cの時は出力端子15の
み”1”となり、A>B+CすなわちA−B<Cの時は
出力端子16のみ”1”となる。
【0012】図2は、この発明の他の実施形態であるF
IFO回路の構成を示すブロック図である。図2に示す
FIFO回路の特徴は、FIFOメモリとして用いられ
ているRAM6の書き込みアドレスAと読み出しアドレ
スBの差である待ち行列長(A−B)と閾値データCと
の大小関係を比較判定できるようになっていることであ
る。
IFO回路の構成を示すブロック図である。図2に示す
FIFO回路の特徴は、FIFOメモリとして用いられ
ているRAM6の書き込みアドレスAと読み出しアドレ
スBの差である待ち行列長(A−B)と閾値データCと
の大小関係を比較判定できるようになっていることであ
る。
【0013】図2において、RAM6は、先入/先出で
データの書き込み/読み出しが行われるメモリである。
ライトポインタ(WP)4は、次にデータが書き込まれ
るアドレスを記憶しているレジスタである。リードポイ
ンタ(RP)7は次に読み出されるデータの記憶位置の
アドレスを記憶しているレジスタである。ライトポイン
タフラグ(WPF)5はライトポインタ4とリードポイ
ンタ7のアドレスの前後関係を記憶するフリップフロッ
プである。大小判定回路1は図1に示す構成と同一構成
である。
データの書き込み/読み出しが行われるメモリである。
ライトポインタ(WP)4は、次にデータが書き込まれ
るアドレスを記憶しているレジスタである。リードポイ
ンタ(RP)7は次に読み出されるデータの記憶位置の
アドレスを記憶しているレジスタである。ライトポイン
タフラグ(WPF)5はライトポインタ4とリードポイ
ンタ7のアドレスの前後関係を記憶するフリップフロッ
プである。大小判定回路1は図1に示す構成と同一構成
である。
【0014】次に、上述した回路の動作を説明する。ま
ず、初期状態ではライトポインタ4とリードポインタ7
はRAM6の先頭アドレスである0番地を指し、ライト
ポインタフラグ5は0になっている。RAM6の書き込
み/読み出しを行う外部装置(図示略)から書込みデー
タが出力されると、そのデータはライトポインタ4が指
示するRAM6のアドレス(この場合、0番地)に書き
込まれる。次いで、ライトポインタ4のアドレスに1が
加算され、ライトポインタ4内のアドレスが「1」とな
る。次に、再び、外部装置から書込みデータが出力され
ると、そのデータはライトポインタ4が指示するRAM
6のアドレス(この場合、1番地)に書き込まれる。次
いで、ライトポインタ4のアドレスに1が加算され、ラ
イトポインタ4内のアドレスが「2」となる。以後、外
部装置から書き込みデータが出力される毎に、RAM6
の2番地、3番地・・・に順次書き込まれる。
ず、初期状態ではライトポインタ4とリードポインタ7
はRAM6の先頭アドレスである0番地を指し、ライト
ポインタフラグ5は0になっている。RAM6の書き込
み/読み出しを行う外部装置(図示略)から書込みデー
タが出力されると、そのデータはライトポインタ4が指
示するRAM6のアドレス(この場合、0番地)に書き
込まれる。次いで、ライトポインタ4のアドレスに1が
加算され、ライトポインタ4内のアドレスが「1」とな
る。次に、再び、外部装置から書込みデータが出力され
ると、そのデータはライトポインタ4が指示するRAM
6のアドレス(この場合、1番地)に書き込まれる。次
いで、ライトポインタ4のアドレスに1が加算され、ラ
イトポインタ4内のアドレスが「2」となる。以後、外
部装置から書き込みデータが出力される毎に、RAM6
の2番地、3番地・・・に順次書き込まれる。
【0015】次に、外部装置から読み出し指令が出力さ
れると、リードポインタ7が指示するRAM6アドレス
(この場合、0番地)からデータが読み出される。次い
で、リードポインタ7のアドレスに1が加算される。以
後、外部装置から読み出し指令が出力される毎に、RA
M6の1番地、2番地・・・内のデータが順次読み出さ
れる。
れると、リードポインタ7が指示するRAM6アドレス
(この場合、0番地)からデータが読み出される。次い
で、リードポインタ7のアドレスに1が加算される。以
後、外部装置から読み出し指令が出力される毎に、RA
M6の1番地、2番地・・・内のデータが順次読み出さ
れる。
【0016】次に、RAM6の最大アドレスにデータが
書き込まれると、ライトポインタフラグ5に「1」が書
き込まれ、次いで、ライトポインタ4が「0」に戻され
る。以後、外部装置から書き込みデータが出力される毎
に、再びRAM6の0番地、1番地・・・に順次書き込
まれる。一方、リードポインタ7がRAM6の最大アド
レスを指示している状態で、外部装置から読み出し指令
が出力されると、まず、RAM6の最大アドレス内のデ
ータが読み出され、次にリードポインタ7が「0」に戻
され、次いでライトポインタフラグ5が「1」から
「0」に戻される。
書き込まれると、ライトポインタフラグ5に「1」が書
き込まれ、次いで、ライトポインタ4が「0」に戻され
る。以後、外部装置から書き込みデータが出力される毎
に、再びRAM6の0番地、1番地・・・に順次書き込
まれる。一方、リードポインタ7がRAM6の最大アド
レスを指示している状態で、外部装置から読み出し指令
が出力されると、まず、RAM6の最大アドレス内のデ
ータが読み出され、次にリードポインタ7が「0」に戻
され、次いでライトポインタフラグ5が「1」から
「0」に戻される。
【0017】以上の処理の繰り返しによって、RAM6
の先入/先出動作が行われる。次に、大小判定回路1の
動作を説明する。この大小判定回路1の第1入力端子に
は、ライトポインタ4内のアドレスに、さらに最上位ビ
ットとしてライトポインタフラグ5を加えたアドレスが
データAとして印加され、第2入力端子には、リードポ
インタ7内のアドレスがデータBとして印加され、ま
た、第3入力端子には外部から閾値がデータCとして印
加される。大小判定回路1は、データBとデータCの和
(B+C)を演算し、この結果とデータAとを比較し、
比較結果を出力端子22〜24へ出力する。この場合、
A>B+CすなわちA−B>Cの時は出力端子22が”
1”となり出力端子15、16は”0”となる。また、
A=B+CすなわちA−B=Cの時は出力端子23の
み”1”となり、A>B+CすなわちA−B<Cの時は
出力端子24のみ”1”となる。
の先入/先出動作が行われる。次に、大小判定回路1の
動作を説明する。この大小判定回路1の第1入力端子に
は、ライトポインタ4内のアドレスに、さらに最上位ビ
ットとしてライトポインタフラグ5を加えたアドレスが
データAとして印加され、第2入力端子には、リードポ
インタ7内のアドレスがデータBとして印加され、ま
た、第3入力端子には外部から閾値がデータCとして印
加される。大小判定回路1は、データBとデータCの和
(B+C)を演算し、この結果とデータAとを比較し、
比較結果を出力端子22〜24へ出力する。この場合、
A>B+CすなわちA−B>Cの時は出力端子22が”
1”となり出力端子15、16は”0”となる。また、
A=B+CすなわちA−B=Cの時は出力端子23の
み”1”となり、A>B+CすなわちA−B<Cの時は
出力端子24のみ”1”となる。
【0018】このように、大小判定回路1は、RAM6
の書き込みアドレスと読み出しアドレスの差、すなわ
ち、RAM6内に外部装置から書き込まれ、まだ読み出
されていないデータの数(待ちデータ長)と、閾値とを
比較してその結果を出力する。
の書き込みアドレスと読み出しアドレスの差、すなわ
ち、RAM6内に外部装置から書き込まれ、まだ読み出
されていないデータの数(待ちデータ長)と、閾値とを
比較してその結果を出力する。
【0019】
【発明の効果】以上説明したように、本発明によれば、
減算回路の補数生成回路が不要になることから、回路の
構成が簡単になり、集積度を上げることができるという
効果が得られる。また、回路を構成する素子数が少なく
なり、大小関係を判定する処理がより高速になるという
効果が得られる。
減算回路の補数生成回路が不要になることから、回路の
構成が簡単になり、集積度を上げることができるという
効果が得られる。また、回路を構成する素子数が少なく
なり、大小関係を判定する処理がより高速になるという
効果が得られる。
【図1】 この発明の一実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図2】 この発明の他の実施の形態の構成を示すブロ
ック図である。
ック図である。
【図3】 従来の大小判定回路の構成を示すブロック図
である。
である。
1 大小判定回路
2 加算回路
3 比較回路
4 ライトポインタ(WP)
5 ライトポインタフラグ(WPF)
6 RAM(ランダムアクセスメモリ)
7 リードポインタ(RP)
11、12、13、21 入力端子
14、15、16、22、23、24 出力端子
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
G06F 7/02
G06F 7/00
G06F 5/06
G06F 13/38
H03K 19/173
Claims (2)
- 【請求項1】 第1のデータから第2のデータを減算し
た結果と、第3のデータとの大小関係を判定する大小判
定回路において、 前記第2のデータと前記第3のデータとを加算する加算
回路と、 前記第1のデータと前記加算回路の出力とを比較する比
較回路と、 を具備してなる大小判定回路。 - 【請求項2】 待ちデータ長と予め設定された閾値との
大小関係を判定する機能を有するFIFO回路におい
て、 先入/先出のデータが順次格納される記憶手段と、 前記記憶手段の書き込みアドレスを指示する第1のポイ
ンタと、 前記記憶手段の読み出しアドレスを指示する第2のポイ
ンタと、 前記書き込みアドレスと前記読み出しアドレスの前後関
係を格納するフラグと、 前記読出しアドレスと前記閾値とを加算する加算回路
と、 前記書き込みアドレスの最上位ビットとして前記フラグ
を加えた2進数と前記加算回路の出力とを比較する比較
回路と、 を具備してなるFIFO回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35979398A JP3374772B2 (ja) | 1998-12-17 | 1998-12-17 | 大小判定回路およびそれを用いたfifo回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35979398A JP3374772B2 (ja) | 1998-12-17 | 1998-12-17 | 大小判定回路およびそれを用いたfifo回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000181682A JP2000181682A (ja) | 2000-06-30 |
JP3374772B2 true JP3374772B2 (ja) | 2003-02-10 |
Family
ID=18466326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35979398A Expired - Fee Related JP3374772B2 (ja) | 1998-12-17 | 1998-12-17 | 大小判定回路およびそれを用いたfifo回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3374772B2 (ja) |
-
1998
- 1998-12-17 JP JP35979398A patent/JP3374772B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000181682A (ja) | 2000-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5905665A (en) | Modulo address generating circuit and method with reduced area and delay using low speed adders | |
EP0493834B1 (en) | Address generating circuit | |
US6480942B1 (en) | Synchronized FIFO memory circuit | |
JPS6131489B2 (ja) | ||
US5416718A (en) | Circuit design support system and circuit producing method | |
US6604169B2 (en) | Modulo addressing based on absolute offset | |
US5983333A (en) | High speed module address generator | |
JP3374772B2 (ja) | 大小判定回路およびそれを用いたfifo回路 | |
US5657466A (en) | Circuit for designating write and read address to provide a delay time in a sound system | |
JP3138865B2 (ja) | 非同期式先入先出メモリ装置の制御回路 | |
US6052768A (en) | Circuit and method for modulo address generation with reduced circuit area | |
EP1039370A1 (en) | Modulo address generator and a method for implementing modulo addressing | |
JP2924464B2 (ja) | 論理合成手法 | |
KR100294770B1 (ko) | 반도체기억장치 | |
KR100188027B1 (ko) | 어드레스 발생회로 | |
JP3595449B2 (ja) | 累積加算回路 | |
JP2893350B2 (ja) | データ処理装置、画像処理装置、シフトレジスタ回路、ルックアップテーブル回路、演算回路、画像処理システム | |
JP2806849B2 (ja) | メモリアドレス制御装置 | |
JP2694408B2 (ja) | スタッフ要求検出回路 | |
JP4339468B2 (ja) | 消費電力を低減したアドレス生成回路 | |
KR910006684Y1 (ko) | 중앙처리장치 신호 제어회로 | |
JP2850594B2 (ja) | Ramアドレス生成回路 | |
JP3755249B2 (ja) | データ記憶装置 | |
JPH06215557A (ja) | 半導体記憶装置 | |
KR940000732Y1 (ko) | 단순 반복연산의 고속처리 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021029 |
|
LAPS | Cancellation because of no payment of annual fees |