JP3374772B2 - 大小判定回路およびそれを用いたｆｉｆｏ回路 - Google Patents
大小判定回路およびそれを用いたｆｉｆｏ回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、主として半導体
集積回路に用いられる回路に係わり、特に、２つのデー
タの差と第３のデータの大小関係を比較判定する大小判
定回路およびそれを用いたＦＩＦＯ（先入／先出）回路
に関する。
集積回路に用いられる回路に係わり、特に、２つのデー
タの差と第３のデータの大小関係を比較判定する大小判
定回路およびそれを用いたＦＩＦＯ（先入／先出）回路
に関する。
【０００２】
【従来の技術】大小判定回路として、例えば、特開平２
−５４３３３号公報、特開昭６２−２６６６１７号公報
等に開示されているように、２つのデータの比較を行う
回路が知られている。しかしながら、これらの先行技術
文献に開示された回路は、２つのデータの比較を行う点
に限定されており、２つのデータの差分と第３のデータ
との大小比較を行う回路については記載されていない。
−５４３３３号公報、特開昭６２−２６６６１７号公報
等に開示されているように、２つのデータの比較を行う
回路が知られている。しかしながら、これらの先行技術
文献に開示された回路は、２つのデータの比較を行う点
に限定されており、２つのデータの差分と第３のデータ
との大小比較を行う回路については記載されていない。
【０００３】図３は、２つのデータＡ、Ｂの差と第３の
データＣとの大小関係を比較判定する従来の大小判定回
路１００の構成を示すブロック図である。この図におい
て、データＢは入力端子１０２を介して減算回路１１０
の補数生成回路１１１に供給される。補数生成回路１１
１は、入力したデータＢの２の補数である（−Ｂ）を生
成し、加算回路１１２に出力する。加算回路１１２は入
力端子１０１を介して入力したデータＡと前記補数生成
回路１１１の出力を加算し、データ（Ａ＋（−Ｂ））す
なわちデータ（Ａ−Ｂ）を生成する。このようにして減
算回路１１０が生成したデータ（Ａ−Ｂ）は比較回路１
２０に供給される。比較回路１２０は、前記減算回路１
１０の出力データ（Ａ−Ｂ）とデータＣの比較を行い、
出力端子１０４〜１０６に比較結果を出力する。この場
合、Ａ−Ｂ＞Ｃの時は出力端子１０４が”１”となり出
力端子１０５、１０６は”０”となる。また、Ａ−Ｂ＝
Ｃの時は出力端子１０５のみ”１”となり、Ａ−Ｂ＜Ｃ
の時は出力端子１０６のみ”１”となる。
データＣとの大小関係を比較判定する従来の大小判定回
路１００の構成を示すブロック図である。この図におい
て、データＢは入力端子１０２を介して減算回路１１０
の補数生成回路１１１に供給される。補数生成回路１１
１は、入力したデータＢの２の補数である（−Ｂ）を生
成し、加算回路１１２に出力する。加算回路１１２は入
力端子１０１を介して入力したデータＡと前記補数生成
回路１１１の出力を加算し、データ（Ａ＋（−Ｂ））す
なわちデータ（Ａ−Ｂ）を生成する。このようにして減
算回路１１０が生成したデータ（Ａ−Ｂ）は比較回路１
２０に供給される。比較回路１２０は、前記減算回路１
１０の出力データ（Ａ−Ｂ）とデータＣの比較を行い、
出力端子１０４〜１０６に比較結果を出力する。この場
合、Ａ−Ｂ＞Ｃの時は出力端子１０４が”１”となり出
力端子１０５、１０６は”０”となる。また、Ａ−Ｂ＝
Ｃの時は出力端子１０５のみ”１”となり、Ａ−Ｂ＜Ｃ
の時は出力端子１０６のみ”１”となる。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の大小判定回路においては、データＡとデータＢの差を
求めるために、データＢの補数を求め、その補数とデー
タＡを加算していた。このため、補数生成回路が必要に
なることから、論理回路構成が複雑になり、装置の集積
度を上げることが難しいという問題があった。
の大小判定回路においては、データＡとデータＢの差を
求めるために、データＢの補数を求め、その補数とデー
タＡを加算していた。このため、補数生成回路が必要に
なることから、論理回路構成が複雑になり、装置の集積
度を上げることが難しいという問題があった。
【０００５】この発明は、上記の点に鑑みてなされたも
ので、その目的は、減算回路を構成する補数生成回路が
不要な論理回路を用いることにより、回路構成が簡単な
大小判定回路およびそれを用いたＦＩＦＯ回路を提供す
ることにある。さらに、この発明の他の目的は、補数生
成回路を除くことにより、入力から出力までの信号処理
のゲート段数を減らし、これによって、より高速な処理
を行うことができる大小判定回およびそれを用いたＦＩ
ＦＯ回路路を提供することにある。
ので、その目的は、減算回路を構成する補数生成回路が
不要な論理回路を用いることにより、回路構成が簡単な
大小判定回路およびそれを用いたＦＩＦＯ回路を提供す
ることにある。さらに、この発明の他の目的は、補数生
成回路を除くことにより、入力から出力までの信号処理
のゲート段数を減らし、これによって、より高速な処理
を行うことができる大小判定回およびそれを用いたＦＩ
ＦＯ回路路を提供することにある。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１記載の発明は、第１のデータから第２の
データを減算した結果と、第３のデータとの大小関係を
判定する大小判定回路において、前記第２のデータと前
記第３のデータとを加算する加算回路と、前記第１のデ
ータと前記加算回路の出力とを比較する比較回路とを設
けたことを特徴とする。
めに、請求項１記載の発明は、第１のデータから第２の
データを減算した結果と、第３のデータとの大小関係を
判定する大小判定回路において、前記第２のデータと前
記第３のデータとを加算する加算回路と、前記第１のデ
ータと前記加算回路の出力とを比較する比較回路とを設
けたことを特徴とする。
【０００７】また、請求項２に記載の発明は、待ちデー
タ長と予め設定された閾値との大小関係を判定する機能
を有するＦＩＦＯ回路において、先入／先出のデータが
順次格納される記憶手段と、前記記憶手段の書き込みア
ドレスを指示する第１のポインタと、前記記憶手段の読
み出しアドレスを指示する第２のポインタと、前記書き
込みアドレスと前記読み出しアドレスの前後関係を格納
するフラグと、前記読出しアドレスと前記閾値とを加算
する加算回路と、前記書き込みアドレスの最上位ビット
として前記フラグを加えた２進数と前記加算回路の出力
とを比較する比較回路とを具備してなるＦＩＦＯ回路で
ある。
タ長と予め設定された閾値との大小関係を判定する機能
を有するＦＩＦＯ回路において、先入／先出のデータが
順次格納される記憶手段と、前記記憶手段の書き込みア
ドレスを指示する第１のポインタと、前記記憶手段の読
み出しアドレスを指示する第２のポインタと、前記書き
込みアドレスと前記読み出しアドレスの前後関係を格納
するフラグと、前記読出しアドレスと前記閾値とを加算
する加算回路と、前記書き込みアドレスの最上位ビット
として前記フラグを加えた２進数と前記加算回路の出力
とを比較する比較回路とを具備してなるＦＩＦＯ回路で
ある。
【０００８】
【発明の実施の形態】以下、図１を参照し、この発明の
実施の形態について詳細に説明する。まず、図１に示す
回路の基本的考え方を説明する。２つのデータＡ、Ｂの
差と第３のデータＣの大小関係を判定する場合、通常、
２つのデータＡ、Ｂの差（Ａ−Ｂ）を求め、この（Ａ−
Ｂ）と整数Ｃを比較する。この場合、判定結果は（Ａ−
Ｂ）＞Ｃ、（Ａ−Ｂ）＝Ｃまたは（Ａ−Ｂ）＜Ｃのいず
れかになる。この等式または不等式から次の方法によっ
ても（Ａ−Ｂ）とＣの大小関係が求められることが分か
る。すなわち、等式または不等式のＢを左辺から右辺に
移項しても不等号の向きは変わらず、前記等式または不
等式はＡ＞Ｂ＋Ｃ、Ａ＝Ｂ＋ＣまたはＡ＜Ｂ＋Ｃとな
る。
実施の形態について詳細に説明する。まず、図１に示す
回路の基本的考え方を説明する。２つのデータＡ、Ｂの
差と第３のデータＣの大小関係を判定する場合、通常、
２つのデータＡ、Ｂの差（Ａ−Ｂ）を求め、この（Ａ−
Ｂ）と整数Ｃを比較する。この場合、判定結果は（Ａ−
Ｂ）＞Ｃ、（Ａ−Ｂ）＝Ｃまたは（Ａ−Ｂ）＜Ｃのいず
れかになる。この等式または不等式から次の方法によっ
ても（Ａ−Ｂ）とＣの大小関係が求められることが分か
る。すなわち、等式または不等式のＢを左辺から右辺に
移項しても不等号の向きは変わらず、前記等式または不
等式はＡ＞Ｂ＋Ｃ、Ａ＝Ｂ＋ＣまたはＡ＜Ｂ＋Ｃとな
る。
【０００９】したがって、ＢとＣの和（Ｂ＋Ｃ）を求
め、その結果とＡと比較しても前記方法による（Ａ−
Ｂ）とＣの大小関係の判定と同じ結果を得ることができ
る。この方法によれば、整数Ａ、Ｂの差と整数Ｃの大小
関係を判定する大小判定回路は加算回路と比較回路によ
り構成することができる。
め、その結果とＡと比較しても前記方法による（Ａ−
Ｂ）とＣの大小関係の判定と同じ結果を得ることができ
る。この方法によれば、整数Ａ、Ｂの差と整数Ｃの大小
関係を判定する大小判定回路は加算回路と比較回路によ
り構成することができる。
【００１０】次に、図１の回路について説明する。この
図において、大小判定回路１は、データＢとデータＣを
加算する加算回路２と、データＡと加算回路２の出力と
を比較する比較回路３から構成される。
図において、大小判定回路１は、データＢとデータＣを
加算する加算回路２と、データＡと加算回路２の出力と
を比較する比較回路３から構成される。
【００１１】入力端子１２に入力されたデータＢと入力
端子１３に入力されたデータＣは加算回路２に供給され
る。加算回路２は供給されたＢとＣの和（Ｂ＋Ｃ）を求
め比較回路３に出力する。比較回路３は入力端子１１を
介して入力したデータＡと前記加算回路２の出力データ
（Ｂ＋Ｃ）を比較しＡと（Ｂ＋Ｃ）の大小関係を求め、
その結果を出力端子１４〜１６に出力する。この場合、
Ａ＞Ｂ＋ＣすなわちＡ−Ｂ＞Ｃの時は出力端子１４が”
１”となり出力端子１５、１６は”０”となる。また、
Ａ＝Ｂ＋ＣすなわちＡ−Ｂ＝Ｃの時は出力端子１５の
み”１”となり、Ａ＞Ｂ＋ＣすなわちＡ−Ｂ＜Ｃの時は
出力端子１６のみ”１”となる。
端子１３に入力されたデータＣは加算回路２に供給され
る。加算回路２は供給されたＢとＣの和（Ｂ＋Ｃ）を求
め比較回路３に出力する。比較回路３は入力端子１１を
介して入力したデータＡと前記加算回路２の出力データ
（Ｂ＋Ｃ）を比較しＡと（Ｂ＋Ｃ）の大小関係を求め、
その結果を出力端子１４〜１６に出力する。この場合、
Ａ＞Ｂ＋ＣすなわちＡ−Ｂ＞Ｃの時は出力端子１４が”
１”となり出力端子１５、１６は”０”となる。また、
Ａ＝Ｂ＋ＣすなわちＡ−Ｂ＝Ｃの時は出力端子１５の
み”１”となり、Ａ＞Ｂ＋ＣすなわちＡ−Ｂ＜Ｃの時は
出力端子１６のみ”１”となる。
【００１２】図２は、この発明の他の実施形態であるＦ
ＩＦＯ回路の構成を示すブロック図である。図２に示す
ＦＩＦＯ回路の特徴は、ＦＩＦＯメモリとして用いられ
ているＲＡＭ６の書き込みアドレスＡと読み出しアドレ
スＢの差である待ち行列長（Ａ−Ｂ）と閾値データＣと
の大小関係を比較判定できるようになっていることであ
る。
ＩＦＯ回路の構成を示すブロック図である。図２に示す
ＦＩＦＯ回路の特徴は、ＦＩＦＯメモリとして用いられ
ているＲＡＭ６の書き込みアドレスＡと読み出しアドレ
スＢの差である待ち行列長（Ａ−Ｂ）と閾値データＣと
の大小関係を比較判定できるようになっていることであ
る。
【００１３】図２において、ＲＡＭ６は、先入／先出で
データの書き込み／読み出しが行われるメモリである。
ライトポインタ（ＷＰ）４は、次にデータが書き込まれ
るアドレスを記憶しているレジスタである。リードポイ
ンタ（ＲＰ）７は次に読み出されるデータの記憶位置の
アドレスを記憶しているレジスタである。ライトポイン
タフラグ（ＷＰＦ）５はライトポインタ４とリードポイ
ンタ７のアドレスの前後関係を記憶するフリップフロッ
プである。大小判定回路１は図１に示す構成と同一構成
である。
データの書き込み／読み出しが行われるメモリである。
ライトポインタ（ＷＰ）４は、次にデータが書き込まれ
るアドレスを記憶しているレジスタである。リードポイ
ンタ（ＲＰ）７は次に読み出されるデータの記憶位置の
アドレスを記憶しているレジスタである。ライトポイン
タフラグ（ＷＰＦ）５はライトポインタ４とリードポイ
ンタ７のアドレスの前後関係を記憶するフリップフロッ
プである。大小判定回路１は図１に示す構成と同一構成
である。
【００１４】次に、上述した回路の動作を説明する。ま
ず、初期状態ではライトポインタ４とリードポインタ７
はＲＡＭ６の先頭アドレスである０番地を指し、ライト
ポインタフラグ５は０になっている。ＲＡＭ６の書き込
み／読み出しを行う外部装置（図示略）から書込みデー
タが出力されると、そのデータはライトポインタ４が指
示するＲＡＭ６のアドレス（この場合、０番地）に書き
込まれる。次いで、ライトポインタ４のアドレスに１が
加算され、ライトポインタ４内のアドレスが「１」とな
る。次に、再び、外部装置から書込みデータが出力され
ると、そのデータはライトポインタ４が指示するＲＡＭ
６のアドレス（この場合、１番地）に書き込まれる。次
いで、ライトポインタ４のアドレスに１が加算され、ラ
イトポインタ４内のアドレスが「２」となる。以後、外
部装置から書き込みデータが出力される毎に、ＲＡＭ６
の２番地、３番地・・・に順次書き込まれる。
ず、初期状態ではライトポインタ４とリードポインタ７
はＲＡＭ６の先頭アドレスである０番地を指し、ライト
ポインタフラグ５は０になっている。ＲＡＭ６の書き込
み／読み出しを行う外部装置（図示略）から書込みデー
タが出力されると、そのデータはライトポインタ４が指
示するＲＡＭ６のアドレス（この場合、０番地）に書き
込まれる。次いで、ライトポインタ４のアドレスに１が
加算され、ライトポインタ４内のアドレスが「１」とな
る。次に、再び、外部装置から書込みデータが出力され
ると、そのデータはライトポインタ４が指示するＲＡＭ
６のアドレス（この場合、１番地）に書き込まれる。次
いで、ライトポインタ４のアドレスに１が加算され、ラ
イトポインタ４内のアドレスが「２」となる。以後、外
部装置から書き込みデータが出力される毎に、ＲＡＭ６
の２番地、３番地・・・に順次書き込まれる。
【００１５】次に、外部装置から読み出し指令が出力さ
れると、リードポインタ７が指示するＲＡＭ６アドレス
（この場合、０番地）からデータが読み出される。次い
で、リードポインタ７のアドレスに１が加算される。以
後、外部装置から読み出し指令が出力される毎に、ＲＡ
Ｍ６の１番地、２番地・・・内のデータが順次読み出さ
れる。
れると、リードポインタ７が指示するＲＡＭ６アドレス
（この場合、０番地）からデータが読み出される。次い
で、リードポインタ７のアドレスに１が加算される。以
後、外部装置から読み出し指令が出力される毎に、ＲＡ
Ｍ６の１番地、２番地・・・内のデータが順次読み出さ
れる。
【００１６】次に、ＲＡＭ６の最大アドレスにデータが
書き込まれると、ライトポインタフラグ５に「１」が書
き込まれ、次いで、ライトポインタ４が「０」に戻され
る。以後、外部装置から書き込みデータが出力される毎
に、再びＲＡＭ６の０番地、１番地・・・に順次書き込
まれる。一方、リードポインタ７がＲＡＭ６の最大アド
レスを指示している状態で、外部装置から読み出し指令
が出力されると、まず、ＲＡＭ６の最大アドレス内のデ
ータが読み出され、次にリードポインタ７が「０」に戻
され、次いでライトポインタフラグ５が「１」から
「０」に戻される。
書き込まれると、ライトポインタフラグ５に「１」が書
き込まれ、次いで、ライトポインタ４が「０」に戻され
る。以後、外部装置から書き込みデータが出力される毎
に、再びＲＡＭ６の０番地、１番地・・・に順次書き込
まれる。一方、リードポインタ７がＲＡＭ６の最大アド
レスを指示している状態で、外部装置から読み出し指令
が出力されると、まず、ＲＡＭ６の最大アドレス内のデ
ータが読み出され、次にリードポインタ７が「０」に戻
され、次いでライトポインタフラグ５が「１」から
「０」に戻される。
【００１７】以上の処理の繰り返しによって、ＲＡＭ６
の先入／先出動作が行われる。次に、大小判定回路１の
動作を説明する。この大小判定回路１の第１入力端子に
は、ライトポインタ４内のアドレスに、さらに最上位ビ
ットとしてライトポインタフラグ５を加えたアドレスが
データＡとして印加され、第２入力端子には、リードポ
インタ７内のアドレスがデータＢとして印加され、ま
た、第３入力端子には外部から閾値がデータＣとして印
加される。大小判定回路１は、データＢとデータＣの和
（Ｂ＋Ｃ）を演算し、この結果とデータＡとを比較し、
比較結果を出力端子２２〜２４へ出力する。この場合、
Ａ＞Ｂ＋ＣすなわちＡ−Ｂ＞Ｃの時は出力端子２２が”
１”となり出力端子１５、１６は”０”となる。また、
Ａ＝Ｂ＋ＣすなわちＡ−Ｂ＝Ｃの時は出力端子２３の
み”１”となり、Ａ＞Ｂ＋ＣすなわちＡ−Ｂ＜Ｃの時は
出力端子２４のみ”１”となる。
の先入／先出動作が行われる。次に、大小判定回路１の
動作を説明する。この大小判定回路１の第１入力端子に
は、ライトポインタ４内のアドレスに、さらに最上位ビ
ットとしてライトポインタフラグ５を加えたアドレスが
データＡとして印加され、第２入力端子には、リードポ
インタ７内のアドレスがデータＢとして印加され、ま
た、第３入力端子には外部から閾値がデータＣとして印
加される。大小判定回路１は、データＢとデータＣの和
（Ｂ＋Ｃ）を演算し、この結果とデータＡとを比較し、
比較結果を出力端子２２〜２４へ出力する。この場合、
Ａ＞Ｂ＋ＣすなわちＡ−Ｂ＞Ｃの時は出力端子２２が”
１”となり出力端子１５、１６は”０”となる。また、
Ａ＝Ｂ＋ＣすなわちＡ−Ｂ＝Ｃの時は出力端子２３の
み”１”となり、Ａ＞Ｂ＋ＣすなわちＡ−Ｂ＜Ｃの時は
出力端子２４のみ”１”となる。
【００１８】このように、大小判定回路１は、ＲＡＭ６
の書き込みアドレスと読み出しアドレスの差、すなわ
ち、ＲＡＭ６内に外部装置から書き込まれ、まだ読み出
されていないデータの数（待ちデータ長）と、閾値とを
比較してその結果を出力する。
の書き込みアドレスと読み出しアドレスの差、すなわ
ち、ＲＡＭ６内に外部装置から書き込まれ、まだ読み出
されていないデータの数（待ちデータ長）と、閾値とを
比較してその結果を出力する。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
減算回路の補数生成回路が不要になることから、回路の
構成が簡単になり、集積度を上げることができるという
効果が得られる。また、回路を構成する素子数が少なく
なり、大小関係を判定する処理がより高速になるという
効果が得られる。
減算回路の補数生成回路が不要になることから、回路の
構成が簡単になり、集積度を上げることができるという
効果が得られる。また、回路を構成する素子数が少なく
なり、大小関係を判定する処理がより高速になるという
効果が得られる。
【図１】 この発明の一実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】 この発明の他の実施の形態の構成を示すブロ
ック図である。
ック図である。
【図３】 従来の大小判定回路の構成を示すブロック図
である。
である。
１ 大小判定回路
２ 加算回路
３ 比較回路
４ ライトポインタ（ＷＰ）
５ ライトポインタフラグ（ＷＰＦ）
６ ＲＡＭ（ランダムアクセスメモリ）
７ リードポインタ（ＲＰ）
１１、１２、１３、２１ 入力端子
１４、１５、１６、２２、２３、２４ 出力端子
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/02
G06F 7/00
G06F 5/06
G06F 13/38
H03K 19/173
Claims (2)
- 【請求項１】 第１のデータから第２のデータを減算し
た結果と、第３のデータとの大小関係を判定する大小判
定回路において、 前記第２のデータと前記第３のデータとを加算する加算
回路と、 前記第１のデータと前記加算回路の出力とを比較する比
較回路と、 を具備してなる大小判定回路。 - 【請求項２】 待ちデータ長と予め設定された閾値との
大小関係を判定する機能を有するＦＩＦＯ回路におい
て、 先入／先出のデータが順次格納される記憶手段と、 前記記憶手段の書き込みアドレスを指示する第１のポイ
ンタと、 前記記憶手段の読み出しアドレスを指示する第２のポイ
ンタと、 前記書き込みアドレスと前記読み出しアドレスの前後関
係を格納するフラグと、 前記読出しアドレスと前記閾値とを加算する加算回路
と、 前記書き込みアドレスの最上位ビットとして前記フラグ
を加えた２進数と前記加算回路の出力とを比較する比較
回路と、 を具備してなるＦＩＦＯ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35979398A JP3374772B2 (ja) | 1998-12-17 | 1998-12-17 | 大小判定回路およびそれを用いたｆｉｆｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35979398A JP3374772B2 (ja) | 1998-12-17 | 1998-12-17 | 大小判定回路およびそれを用いたｆｉｆｏ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000181682A JP2000181682A (ja) | 2000-06-30 |
| JP3374772B2 true JP3374772B2 (ja) | 2003-02-10 |
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ID=18466326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35979398A Expired - Fee Related JP3374772B2 (ja) | 1998-12-17 | 1998-12-17 | 大小判定回路およびそれを用いたｆｉｆｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3374772B2 (ja) |
-
1998
- 1998-12-17 JP JP35979398A patent/JP3374772B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000181682A (ja) | 2000-06-30 |
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