JPH06215557A

JPH06215557A - 半導体記憶装置

Info

Publication number: JPH06215557A
Application number: JP5007041A
Authority: JP
Inventors: Tomohiro Fukuoka; 智博福岡
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-01-19
Filing date: 1993-01-19
Publication date: 1994-08-05

Abstract

(57)【要約】【目的】ファーストイン・ファーストアウトの機能を備
えたまま、任意の書き込みアドレスへのデータ書き込み
又は任意の読み出しアドレスからのデータ読み出しを行
うことができることを目的とする。【構成】書き込みポインタ発生回路２は書き込みアドレ
スレジスタ２ａと、第１のインクリメンタ２ｂと、第１
のセレクタ２ｃとを備える。レジスタ２ａは書き込みア
ドレスをメモリ１に出力し、インクリメンタ２ｂは書き
込みアドレスをインクリメントする。セレクタ２ｃは制
御信号に基づいて外部書き込みアドレス又はインクリメ
ンタ２ｂの出力を選択して書き込みアドレスとして書き
込みアドレスレジスタ２ａに出力する。読み出しポイン
タ発生回路３は読み出しアドレスをメモリ１に出力する
読み出しアドレスレジスタ３ａと、読み出しアドレスを
インクリメントする第２のインクリメンタ３ｂとを有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは多数のデータ列等を扱う装置やシステムに搭載
されてデータバッファとして用いられるファーストイン
・ファーストアウト（ＦＩＦＯ）・メモリに関する。

【０００２】近年、多くのデータ転送が生じる通信装置
や、膨大なデータ量を扱う画像処理装置においては、大
容量のＦＩＦＯメモリをデータバッファとして用いるこ
とで、データ転送の効率化を図るようにしている。

【０００３】

【従来の技術】従来、一般にＦＩＦＯメモリは、メモリ
と、メモリに対する書き込みアドレスを発生する書き込
みアドレス発生回路と、メモリに対する読み出しアドレ
スを発生する読み出しアドレス発生回路とを備えて構成
されている。そして、書き込みアドレス発生回路の書き
込みアドレスを初期化することにより、ＦＩＦＯメモリ
の全てのデータを書き換えることができた。また、読み
出しアドレス発生回路の読み出しアドレスを初期化する
ことにより、ＦＩＦＯメモリから同一データを再転送す
ることができた。

【０００４】

【発明が解決しようとする課題】今日、ＦＩＦＯメモリ
にも種々の用途が要求されるようになってきている。例
えば、アプリケーションによっては、バッファ内部に記
憶されているデータのうち、任意アドレスのデータを変
更した後に、任意アドレスのデータから再度データを転
送することが要求される場合が考えられる。しかしなが
ら、上記従来のＦＩＦＯメモリではこのような操作を行
うことはできなかった。

【０００５】本発明は上記問題点を解決するためになさ
れたものであって、ファーストイン・ファーストアウト
の機能を備えたまま、任意の書き込みアドレス又は任意
の読み出しアドレスを指示することによって、種々の用
途に対応可能な半導体記憶装置を提供することを目的と
する。

【０００６】

【課題を解決するための手段】図１は本発明の一態様を
示す原理説明図である。メモリ１は書き込みアドレスを
入力する書き込みアドレスポート１ａと、読み出しアド
レスを入力する読み出しアドレスポート１ｂと、書き込
みデータＤＩを入力するデータ入力ポート１ｃと、読み
出しデータＤＯを出力するデータ出力ポート１ｄとを有
する。メモリ１は入力された書き込みアドレスに書き込
みデータＤＩを書き込み、入力された読み出しアドレス
からデータＤＯを読み出して出力する。

【０００７】書き込みポインタ発生回路２は書き込みア
ドレスを保持してメモリ１に出力する書き込みアドレス
レジスタ２ａと、書き込みアドレスレジスタ２ａの書き
込みアドレスをインクリメントして書き込みアドレスレ
ジスタ２ａに出力するための第１のインクリメンタ２ｂ
とを有する。

【０００８】読み出しポインタ発生回路３は読み出しア
ドレスを保持してメモリ１に出力する読み出しアドレス
レジスタ３ａと、読み出しアドレスレジスタ３ａの読み
出しアドレスをインクリメントして読み出しアドレスレ
ジスタ３ａに出力するための第２のインクリメンタ３ｂ
とを有する。

【０００９】そして、書き込みポインタ発生回路２に
は、外部からの制御信号に基づいて外部書き込みアドレ
ス又は第１のインクリメンタ２ｂのいずれかの出力を選
択してその選択した出力を書き込みアドレスとして書き
込みアドレスレジスタ２ａに出力する第１のセレクタ２
ｃとを設けている。

【００１０】第２の発明では、読み出しポインタ発生回
路には、外部からの制御信号に基づいて外部読み出しア
ドレス又は第２のインクリメンタのいずれかの出力を選
択してその選択した出力を読み出しアドレスとして読み
出しアドレスレジスタに出力するセレクタを設けてい
る。

【００１１】第３の発明では、書き込みポインタ発生回
路には、外部からの制御信号に基づいて予め設定された
定数を発生して書き込みアドレスレジスタに出力すると
ともに、第１のインクリメンタの出力を無効化する定数
発生手段を設けている。

【００１２】第４の発明では、読み出しポインタ発生回
路には、外部からの制御信号に基づいて予め設定された
定数を発生して読み出しアドレスレジスタに出力すると
ともに、第２のインクリメンタの出力を無効化する定数
発生手段を設けている。

【００１３】第５の発明では、書き込みポインタ発生回
路には、書き込みアドレスレジスタが保持している書き
込みアドレスを保持する再書き込みアドレスレジスタ
と、外部からの制御信号に基づいて再書き込みアドレス
レジスタ又は第１のインクリメンタのいずれかの出力を
選択してその選択した出力を書き込みアドレスとして書
き込みアドレスレジスタに出力する第３のセレクタとを
設けている。

【００１４】第６の発明では、読み出しポインタ発生回
路には、読み出しアドレスレジスタが保持している読み
出しアドレスを保持する再読み出しアドレスレジスタ
と、外部からの制御信号に基づいて再読み出しアドレス
レジスタ又は第１のインクリメンタのいずれかの出力を
選択してその選択した出力を読み出しアドレスとして読
み出しアドレスレジスタに出力する第４のセレクタとを
設けている。

【００１５】

【作用】第１の発明によれば、制御信号に基づいて第１
のセレクタ２ｃにより外部書き込みアドレス又は第１の
インクリメンタ２ｂのいずれかの出力が選択されて書き
込みアドレスとして書き込みアドレスレジスタ２ａに出
力される。従って、外部書き込みアドレスが書き込みア
ドレスとして書き込みアドレスレジスタ２ａに出力され
ると、メモリ１の任意アドレスに対してデータが書き込
まれる。

【００１６】第２の発明によれば、制御信号に基づいて
第２のセレクタにより外部読み出しアドレス又は第２の
インクリメンタのいずれかの出力が選択されて読み出し
アドレスとして読み出しアドレスレジスタに出力され
る。従って、外部読み出しアドレスが読み出しアドレス
として読み出しアドレスレジスタに出力されると、メモ
リの任意アドレスからデータが読み出される。

【００１７】第３の発明によれば、制御信号に基づいて
定数発生手段により第１のインクリメンタの出力が無効
化されるとともに、予め設定された定数が書き込みアド
レスレジスタに出力される。そして、メモリにはその定
数が示すアドレスに対してデータが書き込まれる。

【００１８】第４の発明によれば、制御信号に基づいて
定数発生手段により第２のインクリメンタの出力が無効
化されるとともに、予め設定された定数が読み出しアド
レスレジスタに出力される。そして、メモリからはその
定数が示すアドレスからデータが書き込まれる。

【００１９】第５の発明によれば、制御信号に基づいて
第３のセレクタにより再書き込みアドレスレジスタ又は
第１のインクリメンタのいずれかの出力が選択されて書
き込みアドレスとして書き込みアドレスレジスタに出力
される。従って、再書き込みアドレスが書き込みアドレ
スとして出力されると、メモリにはそのアドレスに対し
てデータが書き込まれる。

【００２０】第６の発明によれば、制御信号に基づいて
第４のセレクタにより再読み出しアドレスレジスタ又は
第２のインクリメンタのいずれかの出力が選択されて読
み出しアドレスとして読み出しアドレスレジスタに出力
される。従って、再読み出しアドレスが読み出しアドレ
スとして出力されると、メモリにはそのアドレスからデ
ータが読み出される。

【００２１】

【実施例】以下、本発明を具体化したＦＩＦＯメモリの
一実施例を図２〜図４，図６に従って説明する。

【００２２】図２に示すように、ＦＩＦＯメモリ１０は
１つの半導体チップで構成され、この半導体チップ上に
はＲＡＭ１１、書き込みポインタ発生回路１２、及び読
み出しポインタ発生回路１３が形成されている。

【００２３】ＲＡＭ１１は２ポートＲＡＭであり、書き
込みアドレスＷＡＤを入力する書き込みアドレスポート
Ｐ１Ａと、読み出しアドレスＲＡＤを入力する読み出し
アドレスポートＰ２Ａとを有している。また、ＲＡＭ１
１は上位のＣＰＵから書き込みデータＤＩを入力するデ
ータ入力ポートＰ１Ｄと、読み出しデータＤＯを出力す
るデータ出力ポートＰ２Ｄとを有している。ＲＡＭ１１
のライトイネーブル端子バーＰ１ＷＥ，バーＰ２ＷＥに
はそれぞれ書き込み許可信号バーＷＥ及び高電位電源Ｖ
CCが入力されている。また、ＲＡＭ１１の出力イネーブ
ル端子バーＰ１ＯＥ，バーＰ２ＯＥにはそれぞれ高電位
電源ＶCC及び低電位電源ＧＮＤが入力されている。ＲＡ
Ｍ１１中にはメモリセル、アドレスデコーダ、及び周辺
回路等が備えられており、書き込みポインタ発生回路１
２及び読み出しポインタ発生回路１３の出力がアドレス
デコーダにアドレスとして与えられる。

【００２４】そして、ＲＡＭ１１は入力された書き込み
アドレスＷＡＤ以降に書き込みデータＤＩを順次書き込
み、入力された読み出しアドレスＲＡＤ以降のデータＤ
Ｏを順次読み出して出力する。

【００２５】書き込みポインタ発生回路１２には前記Ｃ
ＰＵから制御信号としてのモード設定信号Ｍ２，Ｍ１、
書き込み制御信号バーＷＲ及び書き込みデータＤＩを入
力する。書き込みポインタ発生回路１２はこれらの制御
信号に基づいて書き込みアドレスＷＡＤをメモリ１１に
出力するとともに、書き込み許可信号バーＷＥを出力す
るようになっている。

【００２６】読み出しポインタ発生回路１３には前記Ｃ
ＰＵから制御信号としてのモード設定信号Ｍ０及び読み
出し制御信号バーＲＤを入力する。読み出しポインタ発
生回路１３はこれらの制御信号に基づいて読み出しアド
レスＲＡＤをメモリ１１に出力するようになっている。

【００２７】図３は書き込みポインタ発生回路１２の詳
細を示している。ＯＲ回路２１はモード設定信号Ｍ２，
Ｍ１を入力し、両信号に基づく選択信号Ｓ０を出力す
る。従って、モード設定信号Ｍ２，Ｍ１のいずれかが
「１」であると選択信号Ｓ０は「１」となる。モード選
択信号Ｍ１はそのまま選択信号Ｓ１としてセレクタ２５
に出力される。

【００２８】ＮＯＲ回路２３はモード設定信号Ｍ２及び
書き込み制御信号バーＷＲを入力するとともに、ＮＯＴ
回路２２を介してモード設定信号Ｍ１を入力し、これら
の信号に基づくラッチ制御信号ＧＳを出力する。従っ
て、ＮＯＲ回路２３の全ての入力信号が「１」から
「０」に切り換わると、ラッチ制御信号ＧＳは「１」に
切り換わる。

【００２９】ＯＲ回路２４は選択信号Ｓ０を入力すると
ともに、書き込み制御信号バーＷＲを入力し、両信号に
基づく書き込み許可信号バーＷＥを出力する。従って、
選択信号Ｓ０及び書き込み制御信号バーＷＲが共に
「０」になると、書き込み許可信号バーＷＥは「０」と
なる。

【００３０】セレクタ２５はＡＮＤ回路２６，２７、Ｏ
Ｒ回路２８、及びＮＯＴ回路２９を備えて構成されてい
る。ＡＮＤ回路２６には前記書き込みデータＤＩが入力
されるとともに、選択信号Ｓ１が入力されている。ＡＮ
Ｄ回路２７には再書き込みアドレスレジスタ３０の出力
信号が入力されるとともに、ＮＯＴ回路２９を介して選
択信号Ｓ１が入力されている。ＯＲ回路２８は両ＡＮＤ
回路２６，２７の出力信号を入力している。従って、選
択信号Ｓ１が「１」のときには書き込みデータＤＩが選
択されて出力され、選択信号Ｓ１が「０」のときには再
書き込みアドレスレジスタ３０の出力信号が選択されて
出力される。

【００３１】第１のインクリメンタとしての加算器３１
の一方の入力端子には「１」が入力されるとともに、他
方の入力端子には書き込みアドレスレジスタ３７の書き
込みアドレスＷＡＤが入力されている。加算器３１は書
き込みアドレスＷＡＤに「１」を加算することにより、
書き込みアドレスをインクリメントする。

【００３２】再書き込みアドレスレジスタ３０のデータ
端子Ｄには加算器３１の出力信号が入力されるととも
に、クロック端子ＣＫには前記ラッチ制御信号ＧＳが入
力されている。再書き込みアドレスレジスタ３０はラッ
チ制御信号ＧＳが「０」から「１」に切り換わると、加
算器３１の出力信号を再書き込みアドレスとしてラッチ
し、出力端子Ｑから出力する。

【００３３】セレクタ３２はＡＮＤ回路３３，３４、Ｏ
Ｒ回路３５、及びＮＯＴ回路３６を備えて構成されてい
る。ＡＮＤ回路３３には前記セレクタ２５の出力信号が
入力されるとともに、選択信号Ｓ０が入力されている。
ＡＮＤ回路３４には加算器３１の出力信号が入力される
とともに、ＮＯＴ回路３６を介して選択信号Ｓ０が入力
されている。ＯＲ回路３５は両ＡＮＤ回路３３，３４の
出力信号を入力している。従って、選択信号Ｓ０が
「１」のときにはセレクタ２５の出力信号が選択されて
出力され、選択信号Ｓ０が「０」のときには加算器３１
の出力信号が選択されて出力される。

【００３４】書き込みアドレスレジスタ３７のデータ端
子Ｄにはセレクタ３２の出力信号が入力されるととも
に、クロック端子ＣＫには前記書き込み制御信号バーＷ
Ｅが入力されている。書き込みアドレスレジスタ３７は
書き込み制御信号バーＷＥが「０」から「１」に切り換
わると、セレクタ３２の出力信号を書き込みアドレスと
してラッチし、出力端子Ｑから書き込みアドレスＷＡＤ
を出力する。

【００３５】図４は読み出しポインタ発生回路１３の詳
細を示している。第２のインクリメンタとしての加算器
４１の一方の入力端子にはＮＯＴ回路４０を介してモー
ド設定信号Ｍ０が入力され、他方の入力端子にはＡＮＤ
回路４２の出力信号が入力されている。ＡＮＤ回路４２
は読み出しアドレスレジスタ４３の読み出しアドレスＲ
ＡＤを入力するとともに、モード設定信号Ｍ０を反転し
た信号を入力している。本実施例ではＮＯＴ回路４０と
ＡＮＤ回路４２とにより定数発生手段が構成されてい
る。

【００３６】従って、モード設定信号Ｍ０が「０」であ
ると、ＮＯＴ回路４０の出力は「１」となるため、加算
器４１の出力信号は読み出しアドレスレジスタ４３の読
み出しアドレスＲＡＤをインクリメントした値となる。
また、モード設定信号Ｍ０が「０」であると、加算器４
１の出力を予め設定された定数、即ち、「０」となる。

【００３７】読み出しアドレスレジスタ４３のデータ端
子Ｄには加算器４１の出力信号が入力されるとともに、
クロック端子ＣＫには前記読み出し制御信号バーＲＤが
入力されている。読み出しアドレスレジスタ４３は読み
出し制御信号バーＲＤが「０」から「１」に切り換わる
と、加算器４１の出力信号を読み出しアドレスとしてラ
ッチし、出力端子Ｑから読み出しアドレスＲＡＤを出力
する。

【００３８】次に上記のように構成されたＦＩＦＯメモ
リの作用を図６に従って説明する。さて、モード設定信
号Ｍ２，Ｍ１が共に「０」の場合には書き込みポインタ
発生回路１２は通常のインクリメント動作となる。モー
ド設定信号Ｍ２，Ｍ１が「０」，「１」のときには書き
込みポインタ発生回路１２は外部書き込みアドレスのロ
ード状態となる。モード設定信号Ｍ２，Ｍ１が「１」，
「０」のときには書き込みポインタ発生回路１２は再書
き込みアドレスレジスタ３０の再書き込みアドレスのリ
ロードとなる。また、モード設定信号Ｍ２，Ｍ１が共に
「１」のときには書き込みポインタ発生回路１２はラン
ダムアクセスとなる。

【００３９】読み出しポインタ発生回路１３は、モード
設定信号Ｍ０が「０」のときには通常のインクリメント
動作となり、モード設定信号Ｍ０が「１」のときには定
数発生となる。

【００４０】すなわち、図６に示すように、モード設定
信号Ｍ２，Ｍ１が共に「０」のときには選択信号Ｓ０，
Ｓ１が共に「０」となる。このため、セレクタ３２によ
り加算器３１の出力（ＷＡＤＤＲ＋１）が選択されて書
き込みアドレスとして出力される。

【００４１】そして、書き込み制御信号バーＷＲの
「０」から「１」への切り換わりに同期して書き込み許
可信号バーＷＥは「０」から「１」に切り換わり、メモ
リ１１のアドレスＷＡＤＤＲに書き込みデータＤＩ０が
書き込まれる。また、書き込み制御信号バーＷＲの
「０」から「１」への切り換わりに基づいて書き込みア
ドレスレジスタ３７に書き込みアドレスＷＡＤとして
（ＷＡＤＤＲ＋１）が保持され、このアドレス（ＷＡＤ
ＤＲ＋１）がメモリ１１に出力される。

【００４２】モード設定信号Ｍ２，Ｍ１がそれぞれ
「０」，「１」になると、選択信号Ｓ０，Ｓ１が共に
「１」となる。この状態において、書き込み制御信号バ
ーＷＲが「１」から「０」に切り換わると、ラッチ制御
信号ＧＳが「１」となり、再書き込みアドレスレジスタ
３０に（ＷＡＤＤＲ＋１）が保持される。

【００４３】また、選択信号Ｓ０，Ｓ１が共に「１」の
状態ではセレクタ２５により書き込みデータＤＩが選択
されてセレクタ３２に出力され、セレクタ３２によりセ
レクタ２５の出力が選択されて書き込みアドレスとして
出力される。そして、書き込み制御信号バーＷＲの
「０」から「１」への切り換わりに基づいて書き込みア
ドレスレジスタ３７に書き込みアドレスＷＡＤとしてＤ
Ｉ１が保持され、このアドレスＤＩ１がメモリ１１に出
力される。このとき、選択信号Ｓ０が「１」であるの
で、書き込み制御信号バーＷＲが「０」から「１」に切
り換わっても書き込み許可信号バーＷＥは「１」に保持
されたままとなる。

【００４４】次に、モード設定信号Ｍ２，Ｍ１がそれぞ
れ「１」，「０」になると、選択信号Ｓ０，Ｓ１がそれ
ぞれ「１」，「０」となる。このため、セレクタ２５に
より再書き込みアドレスレジスタ３０の出力（ＷＡＤＤ
Ｒ＋１）が選択されてセレクタ３２に出力され、セレク
タ３２によりこのアドレス（ＷＡＤＤＲ＋１）が選択さ
れて書き込みアドレスとして出力される。そして、書き
込み制御信号バーＷＲの「０」から「１」への切り換わ
りに基づいて書き込みアドレスレジスタ３７に書き込み
アドレスＷＡＤとして（ＷＡＤＤＲ＋１）がリロードさ
れ、このアドレス（ＷＡＤＤＲ＋１）がメモリ１１に出
力される。

【００４５】モード設定信号Ｍ２，Ｍ１が共に「１」に
なると、選択信号Ｓ０，Ｓ１が共に「１」となる。この
ため、セレクタ２５により書き込みデータＤＩ３が選択
されてセレクタ３２に出力され、セレクタ３２によりセ
レクタ２５の出力、すなわち、書き込みデータＤＩ３が
選択されて書き込みアドレスとして出力される。そし
て、書き込み制御信号バーＷＲの「０」から「１」への
切り換わりに基づいて書き込みアドレスレジスタ３７に
書き込みアドレスＷＡＤとしてＤＩ３が保持され、この
アドレスＤＩ３がメモリ１１に出力される。

【００４６】また、モード設定信号Ｍ０が「０」の状態
においてはＮＯＴ回路４０の出力は「１」となってお
り、読み出しアドレスレジスタ４３の読み出しアドレス
ＲＡＤがＲＡＤＤＲであるとすると、加算器４１の出力
は（ＲＡＤＤＲ＋１）となっている。この状態で読み出
し制御信号バーＲＤの最初の「０」から「１」への切り
換わりに基づいて読み出しアドレスレジスタ４３に読み
出しアドレスＲＡＤとして（ＲＡＤＤＲ＋１）が保持さ
れ、このアドレス（ＲＡＤＤＲ＋１）がメモリ１１に出
力される。これによって、メモリ１１からはアドレス
（ＲＡＤＤＲ＋１）のデータＤＯが読み出され、データ
出力端子Ｐ２Ｄを介して出力される。

【００４７】次に、モード設定信号Ｍ０が「１」になる
と、ＮＯＴ回路４０の出力は「０」となる。このため、
ＡＮＤ回路４２の出力も「０」となり、読み出しアドレ
スレジスタ４３の読み出しアドレス（ＲＡＤＤＲ＋１）
は無効化される。従って、加算器４１の出力は「０」、
すなわち定数となる。この状態で読み出し制御信号バー
ＲＤの最初の「０」から「１」への切り換わりに基づい
て読み出しアドレスレジスタ４３に読み出しアドレスＲ
ＡＤとして「０」が保持され、このアドレス「０」がメ
モリ１１に出力される。これによって、メモリ１１から
はアドレス「０」のデータＤＯが読み出され、データ出
力端子Ｐ２Ｄを介して出力される。

【００４８】このように、本実施例の書き込みポインタ
発生回路１２には、ＣＰＵ（外部）からのモード設定信
号Ｍ２，Ｍ１に基づいて外部書き込みアドレスを書き込
みアドレスレジスタ３７に保持するようにした。また、
書き込みポインタ発生回路１２には書き込みアドレスレ
ジスタ３７の書き込みアドレスを保持する再書き込みア
ドレスレジスタ３０を設け、再書き込みアドレスレジス
タ３０の書き込みアドレスを書き込みアドレスレジスタ
３７にリロードするようにした。読み出しポインタ発生
回路１３には、ＣＰＵ（外部）からのモード設定信号Ｍ
０に基づいて定数「０」を発生させ、この定数「０」を
書き込みアドレスレジスタ３７に書き込みアドレスとし
て保持させるようにした。そのため、ファーストイン・
ファーストアウトの機能を備えたまま、書き込みアドレ
スを指示したり、再書き込みアドレスをリロードした
り、モード設定信号Ｍ０を「０」としたりすることによ
って、種々の用途でＦＩＦＯメモリ１０を使用すること
ができる。

【００４９】なお、本発明は前記実施例の構成に限定さ
れるものではなく、例えば、以下のような方法で実施す
ることも可能である。（１）図５に示すように、読み出しポインタ発生回路１
３を外部から読み出しアドレスを設定できる構成とする
こと。すなわち、第２のインクリメンタとしての加算器
５１の一方の入力端子には「１」を入力し、他方の入力
端子には読み出しアドレスレジスタ４３の読み出しアド
レスを入力して、加算器５１には常にインクリメント動
作を行わせる。

【００５０】加算器５１の次段にはセレクタ５２を設
け、ＡＮＤ回路５３には前記書き込みデータＤＩを入力
するとともに、モード設定信号Ｍ０を入力する。ＡＮＤ
回路５４には加算器５１の出力信号を入力するととも
に、ＮＯＴ回路５６を介してモード設定信号Ｍ０を入力
する。ＯＲ回路５５は両ＡＮＤ回路５３，５４の出力信
号を入力している。そして、読み出しアドレスレジスタ
４３はＯＲ回路５５の出力信号を入力している。従っ
て、モード設定信号Ｍ０が「１」のときにはセレクタ５
２により書き込みデータＤＩが選択され、この書き込み
データＤＩが読み出しアドレスレジスタ４３に保持され
てメモリ１１に出力される。また、モード設定信号Ｍ０
が「０」のときにはセレクタ５２により加算器５１のイ
ンクリメントされたアドレス値が選択され、これが読み
出しアドレスレジスタ４３に保持されてメモリ１１に出
力される。（２）前記実施例における書き込みポインタ発生回路１
２を図４に示す読み出しポインタ発生回路１３と同様の
構成とし、定数よりなる書き込みアドレスを発生できる
ように構成すること。（３）前記実施例における読み出しポインタ発生回路１
３に対して再読み出しアドレスレジスタ等を付加して図
３に示す書き込みポインタ発生回路１２と同様の構成と
し、再読み出しアドレスレジスタのアドレスを読み出し
アドレスレジスタにリロードできるように構成するこ
と。（４）前記実施例における読み出しポインタ発生回路１
３に対して再読み出しアドレスレジスタ等を付加して図
３に示す書き込みポインタ発生回路１２と同様の構成と
し、再読み出しアドレスレジスタのアドレスを書き込み
ポインタ発生回路１２の書き込みアドレスレジスタに取
り込むように構成すること。（５）前記実施例における書き込みポインタ発生回路１
２の再書き込みアドレスレジスタ３０のアドレスを、読
み出しポインタ発生回路１３の読み出しアドレスレジス
タに取り込むように構成すること。（６）前記実施例における読み出しポインタ発生回路１
３では発生する定数を「０」としたが、定数を「０」以
外の数として実施すること。（７）前記実施例では２ポートのＲＡＭ１１、書き込み
ポインタ発生回路１２、及び読み出しポインタ発生回路
１３を１つの半導体チップ上に形成してＦＩＦＯメモリ
１０を構成した。これに代えて、ＲＡＭ１１をワンチッ
プ構成のＲＡＭとし、書き込みポインタ発生回路１２及
び読み出しポインタ発生回路１３を外付けのロジック回
路としてＦＩＦＯメモリ１０を構成すること。

【００５１】

【発明の効果】以上詳述したように、本発明によれば、
ファーストイン・ファーストアウトの機能を備えたま
ま、任意の書き込みアドレス又は任意の読み出しアドレ
スを指示することによって、種々の用途に対応できる優
れた効果がある。

【図面の簡単な説明】

【図１】本発明の一態様を示す原理説明図である。

【図２】一実施例のＦＩＦＯメモリを示すブロック図で
ある。

【図３】一実施例の書き込みポインタ発生回路を示す回
路図である。

【図４】一実施例の読み出しポインタ発生回路を示す回
路図である。

【図５】別の読み出しポインタ発生回路を示す回路図で
ある。

【図６】一実施例の作用を示すタイムチャートである。

【符号の説明】

１メモリ１ａ書き込みアドレスポート１ｂ読み出しアドレスポート１ｃデータ入力ポート１ｄデータ出力ポート２書き込みポインタ発生回路２ａ書き込みアドレスレジスタ２ｂ第１のインクリメンタ２ｃ第１のセレクタ３読み出しポインタ発生回路３ａ読み出しアドレスレジスタ３ｂ第２のインクリメンタＤＩ書き込みデータＤＯ読み出しデータ

Claims

【特許請求の範囲】

【請求項１】書き込みアドレスを入力する書き込みア
ドレスポート（１ａ）と、読み出しアドレスを入力する
読み出しアドレスポート（１ｂ）と、書き込みデータ
（ＤＩ）を入力するデータ入力ポート（１ｃ）と、読み
出しデータ（ＤＯ）を出力するデータ出力ポート（１
ｄ）とを有し、入力された書き込みアドレスに書き込み
データ（ＤＩ）を書き込み、入力された読み出しアドレ
スからデータ（ＤＯ）を読み出して出力するメモリ
（１）と、書き込みアドレスを保持してメモリ（１）に出力する書
き込みアドレスレジスタ（２ａ）と、書き込みアドレス
レジスタ（２ａ）の書き込みアドレスをインクリメント
して書き込みアドレスレジスタ（２ａ）に出力するため
の第１のインクリメンタ（２ｂ）とを有する書き込みポ
インタ発生回路（２）と、読み出しアドレスを保持してメモリ（１）に出力する読
み出しアドレスレジスタ（３ａ）と、読み出しアドレス
レジスタ（３ａ）の読み出しアドレスをインクリメント
して読み出しアドレスレジスタ（３ａ）に出力するため
の第２のインクリメンタ（３ｂ）とを有する読み出しポ
インタ発生回路（３）とを備え、データの書き込みが行
われた順にデータが読み出される半導体記憶装置におい
て、書き込みポインタ発生回路（２）には、外部からの制御
信号に基づいて外部書き込みアドレス又は第１のインク
リメンタ（２ｂ）のいずれかの出力を選択してその選択
した出力を書き込みアドレスとして書き込みアドレスレ
ジスタ（２ａ）に出力する第１のセレクタ（２ｃ）を設
けたことを特徴とする半導体記憶装置。
【請求項２】書き込みアドレスを入力する書き込みア
ドレスポート（Ｐ１Ａ）と、読み出しアドレスを入力す
る読み出しアドレスポート（Ｐ２Ａ）と、書き込みデー
タ（ＤＩ）を入力するデータ入力ポート（Ｐ１Ｄ）と、
読み出しデータ（ＤＯ）を出力するデータ出力ポート
（Ｐ２Ｄ）とを有し、入力された書き込みアドレスに書
き込みデータ（ＤＩ）を書き込み、入力された読み出し
アドレスからデータ（ＤＯ）を読み出して出力するメモ
リ（１１）と、書き込みアドレスを保持してメモリ（１１）に出力する
書き込みアドレスレジスタ（３７）と、書き込みアドレ
スレジスタ（３７）の書き込みアドレスをインクリメン
トして書き込みアドレスレジスタ（３７）に出力するた
めの第１のインクリメンタ（３１）とを有する書き込み
ポインタ発生回路（１２）と、読み出しアドレスを保持してメモリ（１１）に出力する
読み出しアドレスレジスタ（４３）と、読み出しアドレ
スレジスタ（４３）の読み出しアドレスをインクリメン
トして読み出しアドレスレジスタ（４３）に出力するた
めの第２のインクリメンタ（５１）とを有する読み出し
ポインタ発生回路（１３）とを備え、データの書き込み
が行われた順にデータが読み出される半導体記憶装置に
おいて、読み出しポインタ発生回路（１３）には、外部からの制
御信号に基づいて外部読み出しアドレス又は第２のイン
クリメンタ（５１）のいずれかの出力を選択してその選
択した出力を読み出しアドレスとして読み出しアドレス
レジスタ（４３）に出力する第２のセレクタ（５２）を
設けたことを特徴とする半導体記憶装置。
【請求項３】書き込みアドレスを入力する書き込みア
ドレスポート（Ｐ１Ａ）と、読み出しアドレスを入力す
る読み出しアドレスポート（Ｐ２Ａ）と、書き込みデー
タ（ＤＩ）を入力するデータ入力ポート（Ｐ１Ｄ）と、
読み出しデータ（ＤＯ）を出力するデータ出力ポート
（Ｐ２Ｄ）とを有し、入力された書き込みアドレスに書
き込みデータ（ＤＩ）を書き込み、入力された読み出し
アドレスからデータ（ＤＯ）を読み出して出力するメモ
リ（１１）と、書き込みアドレスを保持してメモリ（１１）に出力する
書き込みアドレスレジスタ（３７）と、書き込みアドレ
スレジスタ（３７）の書き込みアドレスをインクリメン
トして書き込みアドレスレジスタ（３７）に出力するた
めの第１のインクリメンタ（３１）とを有する書き込み
ポインタ発生回路（１２）と、読み出しアドレスを保持してメモリ（１１）に出力する
読み出しアドレスレジスタ（４３）と、読み出しアドレ
スレジスタ（４３）の読み出しアドレスをインクリメン
トして読み出しアドレスレジスタ（４３）に出力するた
めの第２のインクリメンタ（５１）とを有する読み出し
ポインタ発生回路（１３）とを備え、データの書き込み
が行われた順にデータが読み出される半導体記憶装置に
おいて、書き込みポインタ発生回路（１２）には、外部からの制
御信号に基づいて予め設定された定数を発生して書き込
みアドレスレジスタ（３７）に出力するとともに、第１
のインクリメンタの出力を無効化する定数発生手段を設
けたことを特徴とする半導体記憶装置。
【請求項４】書き込みアドレスを入力する書き込みア
ドレスポート（Ｐ１Ａ）と、読み出しアドレスを入力す
る読み出しアドレスポート（Ｐ２Ａ）と、書き込みデー
タ（ＤＩ）を入力するデータ入力ポート（Ｐ１Ｄ）と、
読み出しデータ（ＤＯ）を出力するデータ出力ポート
（Ｐ２Ｄ）とを有し、入力された書き込みアドレスに書
き込みデータ（ＤＩ）を書き込み、入力された読み出し
アドレスからデータ（ＤＯ）を読み出して出力するメモ
リ（１１）と、書き込みアドレスを保持してメモリ（１１）に出力する
書き込みアドレスレジスタ（３７）と、書き込みアドレ
スレジスタ（３７）の書き込みアドレスをインクリメン
トして書き込みアドレスレジスタ（３７）に出力するた
めの第１のインクリメンタ（３１）とを有する書き込み
ポインタ発生回路（１２）と、読み出しアドレスを保持してメモリ（１１）に出力する
読み出しアドレスレジスタ（４３）と、読み出しアドレ
スレジスタ（４３）の読み出しアドレスをインクリメン
トして読み出しアドレスレジスタ（４３）に出力するた
めの第２のインクリメンタ（５１）とを有する読み出し
ポインタ発生回路（１３）とを備え、データの書き込み
が行われた順にデータが読み出される半導体記憶装置に
おいて、読み出しポインタ発生回路（１３）には、外部からの制
御信号に基づいて予め設定された定数を発生して読み出
しアドレスレジスタ（４３）に出力するとともに、第２
のインクリメンタ（４１）の出力を無効化する定数発生
手段を設けたことを特徴とする半導体記憶装置。
【請求項５】書き込みアドレスを入力する書き込みア
ドレスポート（Ｐ１Ａ）と、読み出しアドレスを入力す
る読み出しアドレスポート（Ｐ２Ａ）と、書き込みデー
タ（ＤＩ）を入力するデータ入力ポート（Ｐ１Ｄ）と、
読み出しデータ（ＤＯ）を出力するデータ出力ポート
（Ｐ２Ｄ）とを有し、入力された書き込みアドレスに書
き込みデータ（ＤＩ）を書き込み、入力された読み出し
アドレスからデータ（ＤＯ）を読み出して出力するメモ
リ（１１）と、書き込みアドレスを保持してメモリ（１１）に出力する
書き込みアドレスレジスタ（３７）と、書き込みアドレ
スレジスタ（３７）の書き込みアドレスをインクリメン
トして書き込みアドレスレジスタ（３７）に出力するた
めの第１のインクリメンタ（３１）とを有する書き込み
ポインタ発生回路（１２）と、読み出しアドレスを保持してメモリ（１１）に出力する
読み出しアドレスレジスタ（４３）と、読み出しアドレ
スレジスタ（４３）の読み出しアドレスをインクリメン
トして読み出しアドレスレジスタ（４３）に出力するた
めの第２のインクリメンタ（５１）とを有する読み出し
ポインタ発生回路（１３）とを備え、データの書き込み
が行われた順にデータが読み出される半導体記憶装置に
おいて、書き込みポインタ発生回路（１２）には、書き込みアド
レスレジスタが保持している書き込みアドレスを保持す
る再書き込みアドレスレジスタ（３０）と、外部からの
制御信号に基づいて再書き込みアドレスレジスタ（３
０）又は第１のインクリメンタ（３１）のいずれかの出
力を選択してその選択した出力を書き込みアドレスとし
て書き込みアドレスレジスタ（３７）に出力する第３の
セレクタ（３２）とを設けたことを特徴とする半導体記
憶装置。
【請求項６】書き込みアドレスを入力する書き込みア
ドレスポート（Ｐ１Ａ）と、読み出しアドレスを入力す
る読み出しアドレスポート（Ｐ２Ａ）と、書き込みデー
タ（ＤＩ）を入力するデータ入力ポート（Ｐ１Ｄ）と、
読み出しデータ（ＤＯ）を出力するデータ出力ポート
（Ｐ２Ｄ）とを有し、入力された書き込みアドレスに書
き込みデータ（ＤＩ）を書き込み、入力された読み出し
アドレスからデータ（ＤＯ）を読み出して出力するメモ
リ（１１）と、書き込みアドレスを保持してメモリ（１１）に出力する
書き込みアドレスレジスタ（３７）と、書き込みアドレ
スレジスタ（３７）の書き込みアドレスをインクリメン
トして書き込みアドレスレジスタ（３７）に出力するた
めの第１のインクリメンタ（３１）とを有する書き込み
ポインタ発生回路（１２）と、読み出しアドレスを保持してメモリ（１１）に出力する
読み出しアドレスレジスタ（４３）と、読み出しアドレ
スレジスタ（４３）の読み出しアドレスをインクリメン
トして読み出しアドレスレジスタ（４３）に出力するた
めの第２のインクリメンタ（５１）とを有する読み出し
ポインタ発生回路（１３）とを備え、データの書き込み
が行われた順にデータが読み出される半導体記憶装置に
おいて、読み出しポインタ発生回路（１３）には、読み出しアド
レスレジスタ（４３）が保持している読み出しアドレス
を保持する再読み出しアドレスレジスタと、外部からの
制御信号に基づいて再読み出しアドレスレジスタ又は第
１のインクリメンタ（５１）のいずれかの出力を選択し
てその選択した出力を読み出しアドレスとして読み出し
アドレスレジスタ（４３）に出力する第４のセレクタと
を設けたことを特徴とする半導体記憶装置。