KR100307549B1 - 트리거신호 발생기 - Google Patents

Abstract

본 발명은 트리거신호 발생기에 관한 것으로서, 더욱 상세하게는 트리거신호 발생기가 잡음환경에서도 오류없이 정확한 트리거신호를 발생할 수 있는 장치에 관한 것이다. 본 발명의 트리거신호발생기는 잡음환경에서 트리거신호발생기에 발생되기 쉬운 지터링현상에 의한 트리거신호 오류를 해결하기 위한 장치이다. 상기 트리거신호발생기는 카운터와 디지탈비교기로 구성된다. 즉, 트리거신호발생기는 아날로그신호가 디지탈신호로 바뀌어 전송되므로, 지터링현상이 발생되어도 오류없이 트리거신호를 발생할 수 있다. 따라서 본 발명의 트리거신호발생기는 잡음환경에서도 정확한 트리거신호를 발생하는 효과가 있다.

Description

트리거신호 발생기{Trigger signal generator}

본 발명은 트리거신호 발생기에 관한 것으로서, 더욱 상세하게는 트리거신호 발생기가 잡음환경에서도 오류없이 정확한 트리거신호를 발생할 수 있는 장치에 관한 것이다.

종래의 트리거신호발생기는 도 1에 도시하고 있는 바와 같이, 버스트모드신호(5)가 다이오드(110)에 입력되도록 다이오드의 일측에 라인(10)을 연결한다. 상기 다이오드(110)의 캐소우단에는 일측이 그라운드되어 있는 커패시터(112)와 저항(114)이 병렬 연결되어있다. 상기 다이오드(110), 캐패시터(112), 저항(114)은 입력신호를 반파 정류하는 반파정류회로를 구성한다. 상기 커패시터(112)와 저항(114)은 라인(14)을 통해서 아날로그비교기(120)의 제1입력단(+)에 연결된다.

상기 아날로그비교기(120)는 다른 입력단자에 기준전압을 입력하고, 기준전압값이 입력전압값보다 작으면, 출력단은 TTL신호기준으로 하이인 1값을 출력하고 작으면 로우인 0값을 출력한다. 이때, 아날로그비교기(120)의 제2입력단(2)은 마이크로프로세서에 의한 기준전압을 입력한다.

상기 아날로그비교기(120)의 출력단은 라인(16)과 연결되어 아날로그비교기의 출력값을 곱셈기(130)의 제1입력단에 인가한다. 상기 곱셈기(130)의 제2입력단은 라인(17)을 통해서 라인(19)와 연결되어 클락신호가 입력된다. 그리고 곱셈기(130)의 출력단은 출력라인(18)과 연결되어 지연회로(140)의 제 1입력단에연결된다. 상기 지연회로(140)의 제2입력단은 라인(19)을 통해서 클락신호(6)를 입력한다.

상기 지연회로(140)의 출력단은 라인(21)과 연결되어 인버터(160)의 입력단에 연결된다. 상기 인버터(160) 출력단에 연결된 출력라인(22)은 곱셈기(150)의 제2입력단과 연결된다. 상기 곱셈기(130)의 제1입력단은 아날로그비교기(120)에서 출력되어 곱셈기(130)를 통과한 신호를 입력한다. 상기 곱셈기(150)는 제1입력단과 제2입력단으로 입력되는 신호를 논리조합하여 출력라인(11)으로 트리거신호가 출력되도록 구성된다.

다음은 상기 구성으로 인한 종래 트리거신호발생기의 동작을 설명한다.

버스트모드신호(5)가 반파정류회로의 입력라인인 라인(10)으로 입력된다. 상기 입력된 버스트모드신호(5)의 파형은 도 2의 신호파형 V(V1) 이다.

버스트모드신호(5)가 입력되는 입력라인(10)의 일측은 다이오드(110)의 애노드단과 연결되어 있으며, 다이오드(110)의 캐소드단은 라인(14)와 연결되어 있다. 따라서 상기 다이오드(110)에 의해 버스트모드신호(5)는 양(+)의 반주기동안만 출력되도록 정류된다. 상기 정류된 신호는 커패시터(112)에 충전되었다가, 저항 (114)에 의하여 시정수값인=RC 값에 따라 방전을 시작한다. 상기 반파정류회로를 통과한 신호는 도 2의 신호파형 V(V2) 이다.

상기 반파정류회로에서 출력된 출력신호는 아날로그비교기(120)의 제1입력단으로 입력되고, 아날로그비교기(120)의 제2입력단은 기준전압을 입력한다. 따라서아날로그비교기(120)는 제1입력단과 제2입력단으로 입력되는 전압을 비교하여 기준전압보다 큰 전압의 신호가 입력되는 동안은 TTL기준으로 하이인 1값을 출력하며, 기준전압보다 작은 전압의신호가 입력되는 동안은 TTL기준으로 로우인 0값을 출력한다. 상기 아날로그비교기(120)의 출력을 도 2의 V(V3) 파형으로 도시하고 있다.

상기 아날로그비교기(120)의 출력단에서 1값이 출력한다면, 아날로그비교기 (120)의 출력신호는 곱셈기(130)의 제1입력단으로 입력되고, 곱셈기(130)의 제2입력단은 라인(19)와 연결된 라인(17)에 의해 클락신호(6)가 입력된다.

상기 곱셈기(130)의 출력단은 지연회로(140)의 입력라인(18)으로 곱셈기로 출력신호를 입력하고, 상기 지연회로(140)는 제1입력단에서 입력되는 신호와 제2입력단(2)에서 입력되는 클락신호(6)를 입력받아, 클락신호의 한 주기만큼 지연하여 출력단과 연결된 출력라인(21)으로 출력한다.

상기 지연회로(140)의 출력신호는 인버터(160)를 거치면서 신호가 반전되어 곱셈기(150)의 제2입력단으로 입력되고, 곱셈기(150)의 제1입력단은 지연회로 (140)를 거치기 전의 신호를 입력받아 표1에 의한 곱셈기의 논리조합에 의해 출력라인(11)으로 출력한다.

* 표 1. 곱셈기의 진리표

제1입력단	제2입력단	출력단
0	0	0
0	1	0
1	0	0
1	1	1

따라서 출력단은 버스트모드신호가 시작되는 지점에서 트리거신호가 발생된다.

그러나 종래의 트리거신호발생기는 잡음환경에서 반파정류기의 충전과 방전이 일어날때 지터링이 발생할 가능성이 매우 높다. 상기 지터링현상은 반도체의 PN접합 다이오드 전압과 전류특성에서 역방향전압을 가해주면 약간의 역전류가 흐를뿐이나 전압이 어느한계를 넘으면 급격히 역전류가 증가하는 브레이크다운현상이 발생되는 부근에서 전압과 전류곡선이 불규칙적으로 변화되는 현상이다.

도 3은 지터링현상으로 인한 트리거신호의 오류파형이다.

도 3에서 살펴보듯이, 버스트모드신호가 잡음환경에서 파형신호 V(V1)로 반파정류기에 입력된다. 그리고 입력된 파형신호 V(V1)가 반파정류기를 통해 출력되면 파형신호 V(V2)와 같이 지터링현상이 발생된다. 따라서 상기 지터링현상이 발생된 신호가 아날로그비교기(120)를 통과하면 기준전압 근처의 지터링현상으로 인해 V(V3)과 같은 신호를 출력한다. 따라서 종래의 트리거신호발생기는 상기 지터링현상으로 인하여 오류가 발생되는 문제점을 가지고 있다.

본 발명의 목적은 잡음환경에서 트리거신호발생기에 발생되기 쉬운 지터링현상에 의한 트리거신호 오류를 해결할 수 있는 트리거신호발생기를 제공하는 것이다.

도 1은 종래 트리거신호 발생기의 회로도,

도 2는 잡음이 없는 환경에서의 시뮬레이션 파형도,

도 3은 잡음환경에서의 시뮬레이션 파형도,

도 4는 본 발명에 의한 트리거신호 발생기의 회로도,

도 5는 본 발명에 의한 트리거신호 발생기의 회로에 대한 파형도.

*도면의 주요부분에 대한 부호의 설명*

10∼22,30∼45: 라인 115,315 : 반파정류회로

110,310: 다이오드 112,312: 커패시터

114,314: 저항 120,320: 아날로그비교기

130,150,330,350: 곱셈기 140,340: 지연회로

160,360,334,338: 인버터 332: n비트카운터

336: 디지탈비교기

상기 목적을 달성하기 위하여, 본 발명은 입력신호를 반파정류하는 반파정류수단과; 상기 반파정류수단의 출력을 기준전압과 비교하여 차신호를 출력하는 아날로그 비교수단과; 상기 아날로그 비교수단에서 하이신호가 출력되는 동안 클럭을 카운트하는 n비트카운터와; 상기 n비트카운터의 출력값과 기준값이 같을때, 트리거신호를 출력하는 디지탈비교수단을 포함함을 특징으로 한다.

본 발명은 상기 디지털비교수단의 출력값에 의하여 소정 펄스폭의 트리거신호를 출력하는 논리수단을 더 포함함을 특징으로 한다.

본 발명은 상기 아날로그비교수단의 출력신호와, 클락신호, 상기 디지탈비교기의 출력을 반전시킨 신호를 입력하여, 상기 n비트카운터의 입력신호를 발생하는 곱셈기를 더 포함함을 특징으로 한다.

본 발명은 상기 아날로그비교수단의 출력신호를 반전시켜서 상기 n비트카운터의 리셋단으로 인가하는 인버터를 더 포함함을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 트리거신호발생장치를 상세하게 설명한다.

도 4는 본 발명에 의한 트리거신호발생장치이다.

본 발명에 의한 트리거신호발생장치는 입력신호인 버스트모드신호가 다이오드(310)의 애노드단으로 입력된다. 상기 다이오드(310)의 캐소드단은 라인(30)에 연결되며, 또한 일측이 그라운드되어 있는 커패시터(312)가 연결되고 있다. 상기 커패시터(312)는 일측이 그라운드되어 있는 저항(314)과 병렬 연결된다. 즉, 상기 다이오드(310), 캐패시터(312), 저항(314)은 입력신호를 반파 정류하는 반파정류회로를 구성한다. 또한 커패시터와 저항이 연결된 상기 라인(30)의 일측은 아날로그비교기(320)의 제1입력단에 연결된다.

상기 아날로그비교기(320)의 제2입력단은 라인(31)에 의해 기준전압이 인가된다. 또 아날로그비교기(320)의 출력단은 라인(32)과 연결되어 곱셈기(330)의 제1입력단으로 입력된다. 상기 곱셈기(330)의 제2입력단은 라인(33)과 연결되며, 곱셈기(330)의 제3입력단은 라인(34)과 연결된다.

그리고 곱셈기(330)의 출력단은 라인(36)과 연결되어 n비트카운터(332)의 제1입력단과 연결된다. 상기 곱셈기(330)의 제1입력단에 연결된 라인(32)은 라인 (35)를 통해서 인버터(334)와 연결되어 있으며, 이는 n비트카운터(332)의 제2입력라인인 라인(37)에 연결된다.

상기 n비트카운터(332)의 출력라인(38)은 디지탈비교기(336)의 제1입력단과 연결된다. 그리고 상기 디지탈비교기(336)의 제2입력단은 라인(39)을 통해 n비트기준값이 입력된다. 따라서 상기 디지탈비교기(336)의 출력단은 제1입력단의 입력값과 제2입력단의 입력값을 비교하여 같을때에만 출력라인(41)으로 출력된다.

상기 라인(41)은 지연회로(340)의 제1입력단과 연결되며, 라인(41)은 라인(40)을 통해 인버터(338)와 연결되어 곱셈기(330)의 제2입력단(2)과 연결된 라인(33)과 연결된다. 그리고 지연회로(340)의 제2입력단은 라인(46)과 연결되어 있으며, 이를 통해서 클락신호가 입력된다. 또한 라인(46)은 상기 라인(34)와 연결되어 곱셈기(330)의 제3입력단과 연결된다. 상기 지연회로(340)의 출력단은 라인(43)과 연결되어 인버터(360)와 연결되고, 곱셈기(350)의 제2입력단과 연결된다. 그리고 곱셈기(350)의 제1입력단은 라인(40)과 연결된 라인(42)을 연결한다. 따라서 상기 곱셈기(330)의 출력단은 라인(45)과 연결되어 트리거신호가 출력되도록 구성되어 있다.

다음은 상기 구성으로 이루어진 본 발명에 따른 트리거신호발생기 동작을 설명하기로 한다.

버스트모드신호는 반파정류회로의 다이오드(310)로 인가된다. 상기 다이오드(310)는 사인파의 양(+)의 반주기동안만 출력되도록 정류한다. 상기 정류된 신호는 커패시터(312)에 충전되었다가 저항(314)을 통해서 시정수값인 시정수=RC값에 따라 방전된다. 상기 신호가 라인(30)을 통해 아날로그비교기(320)의 제1입력단으로 입력된다.

상기 아날로그비교기(320)는 한쪽 입력단에 기준전압을 가해 주고, 기준전압을 기준으로 하여 아날로그신호인 입력전압값이 기준전압값보다 크면 디지탈신호 1값을 출력한다. 그리고 입력전압값이 기준전압값보다 작으면 디지탈신호 0값을 출력하는 방법으로 동작되는 것이 특징이다.

따라서 상기 아날로그비교기(320)의 제2입력단은 마이크로프로세서(도시하지 않음)를 이용해 기준전압을 입력한다. 즉, 아날로그비교기(320)는 제1입력단과 제2입력단으로 입력된 신호의 전압값을 비교하여, 제2입력단으로 인가되는 기준전압값이 제1입력단의 전압값보다 크면, 출력단은 디지탈신호 1값을 출력하고 작으면 0값을 출력한다.

따라서 도 5의 신호 2에 도시된 파형은 버스트모드신호가 반파정류회로를 통해 정류되어 아날로그비교기(320)의 제1입력단으로 입력되고, 아날로그비교기(320)의 제2입력단으로 입력되는 기준전압을 비교하여 출력된 신호이다.

상기 도 5의 신호 2 파형에서 보면, 버스트모드신호 입력 초기에 아날로그비교기(320)에서 신호의 불안정으로 지터링신호가 발생하면, 그동안 상기 N-비트 카운터(332)는 리셋과 카운터를 순간적으로 반복하고 있다. 이때 리셋된 후 카운트되는 시간이 매우 짧으므로 디지탈비교기(336)의 제1입력단이 기준값을 넘기지 못하고 다시 리셋되는 현상을 반복하여 디지탈비교기(336)의 출력은 0값을 유지한다.

그러나 아날로그비교기(320)의 제1입력단으로 입력되는 신호가 지터링이 끝나서 안정상태가 되면 아날로그비교기(320)의 입력전압값은 기준전압값보다 높아지므로, 상기 아날로그비교기(320)의 출력단에서 1값이 유지된다. 따라서 상기 아날로그 비교기(320)의 출력이 1의 값을 유지하는 동안 n비트 카운터(332)는 계속해서 입력되는 클락신호를 카운트한다.

상기 n비트카운터(332)의 카운트값은 디지탈비교기(336)의 제1입력단으로 입력된다. 상기 디지탈비교기(336)는 상기 n비트카운터(332)의 출력이 n비트기준값과 입력값이 같을때 1값을 출력하고 다를때 0값을 출력하는 특징이 있다. 따라서 디지탈비교기(336)의 출력단은 입력된 값이 기준값과 같아지기까지 라인(41)을 통하여 0값을 출력한다.

상기 과정이 소정 시간 계속되면, 상기 n비트카운터(332)의 출력값이 디지탈비교기(336)에서 n비트기준값과 같아지는 시점에 도달한다. 그 시점에서 상기 디지털비교기(336)는 1의 신호를 출력하고, 상기 출력은 인버터(338)을 통하여 반전되어, 곱셈기(330)의 제2입력단으로 0의 값으로 입력된다. 따라서 곱셈기(330)의 출력단은 상기 디지탈비교기(336)가 1의 값을 출력하는 시점에서 0값을 출력한다. 상기 곱셈기(330)의 출력에 의해서 상기 n비트카운터(332)는 카운터의 증가를 멈춘다.

한편, 상기 n비트카운터(332)는, 상기 아날로그비교기(320)의 제1입력단으로 입력되는 입력신호의 크기가 제2입력단으로 입력되는 아날로그비교기(320)의 기준전압보다 큰 조건을 만족하는 동안, 리셋되지 않고 이전 상태를 계속해서 유지한다. 따라서 상기 n비트카운터(332)가 리셋되기 전까지 상기 디지털비교기(336)는 1의 출력을 유지한다. 상기 디지탈비교기(336)의 출력은 지연회로(340)의 제1입력단으로 입력된다.

도 5의 신호3 파형에 도시하고 있는 것은 디지탈비교기(336)의 출력 파형이다. 즉, 신호입력 초기에 지터링상태에 의한 불안정한 상태가 끝난 후, 상기 아날로그비교기(320)의 출력이 1값을 계속적으로 유지하고 있을때, 소정시간이 경과되고 나서부터 하이신호상태의 신호를 출력하는 디지탈비교기(336)의 출력신호이다. 상기 아날로그비교기와 디지탈비교기 그리고 n비트카운터 리셋단의 동작상태는 표 2에 의해 설명한다.

* 표 2. 아날로그비교기와 디지탈비교기 그리고 리셋단의 동작상태

	아날로그비교기의 출력신호	디지탈비교기의 출력신호	리셋단
카운터의 증가동작상태	1	1	0
리셋단의 동작상태	X	X	1

( X는 동작않함.)

따라서 표 2와 같이 아날로그비교기와 디지탈비교기 그리고 n비트카운터 리셋단의 동작은 아날로그비교기에서 1값이 출력되면 카운터는 증가하며, 디지탈비교기도 1값이 출력되면 카운터는 증가하지만 리셋단은 동작되지 않는다. 그러나 반대로 리셋단이 동작되면 아날로그비교기와 디지탈비교기는 동작되지 않는다.

그리고 지연회로(340)의 제2입력단은 클락신호가 입력된다. 따라서 지연회로(340)의 출력단은 출력라인(43)으로 클락신호의 한 주기 만큼 지연되어 출력된다.

상기 라인(43)은 인버터(360)를 통해 지연회로(340)에서 출력된 신호가 반전되어 곱셈기(350)의 제2입력단으로 입력되고, 곱셈기(350)의 제1입력단은 라인(42)와 연결되어 있으므로 디지탈비교기(336)의 출력신호가 입력된다. 따라서 곱셈기(350)의 출력라인(44)로 트리거신호가 출력된다.

입력신호가 종료되면 반파정류기의 출력신호는 아날로그비교기(320)의 제1입력단으로 입력되는 전압의 크기가 기준전압 이하로 떨어진다. 따라서 아날로그 비교기(320)의 출력은 0값이 되고, 아날로그비교기(320)의 출력라인(32)은 라인(35)과 연결되어 있으므로, 인버터(334)를 거쳐 반전된 신호는 n비트카운터(332)의 제2입력단(2)으로 0값이 입력되어 리셋단이 동작된다. 따라서 n비트카운터(332)는 리셋되어 초기상태로 돌아간다. 도5의 신호 4 파형은 최종으로 출력되는 트리거신호이다.

상기한 구성의 본 발명에 따르면, 잡음환경의 트리거신호발생기에서 발생하기 쉬운 지터링현상에 의한 트리거신호 오류를 없앨 수 있으므로 보다 신뢰성있는 회로로 동작하는 것이 가능하다. 특히, 여러분야에서 트리거신호발생기로 사용하여 입력신호가 잡음환경에서 매우 작을때에도 오류없이 동작할 수 있는 효과를 도모할 수 있다.

Claims (4)

1. 입력신호를 반파정류하는 반파정류수단과;

   상기 반파정류수단의 출력을 기준전압과 비교하여 차신호를 출력하는 아날로그 비교수단과;

   상기 아날로그 비교수단에서 하이신호가 출력되는 동안 클럭을 카운트하는 n비트카운터와;

   상기 n비트카운터의 출력값과 기준값이 같을때, 트리거신호를 출력하는 디지탈비교수단을 포함하여 구성되는 트리거신호발생기.
2. 제 1 항에 있어서,

   상기 디지털비교수단의 출력값에 의하여 소정 펄스폭의 트리거신호를 출력하는 논리수단을 더 포함하여 구성되는 트리거신호발생기.
3. 제 1항 또는 제 2 항에 있어서,

   상기 아날로그비교수단의 출력신호와, 클락신호, 상기 디지탈비교기의 출력을 반전시킨 신호를 입력하여, 상기 n비트카운터의 입력신호를 발생하는 곱셈기를 더 포함하여 구성되는 트리거신호발생기.
4. 제 3 항에 있어서,

   상기 아날로그비교수단의 출력신호를 반전시켜서 상기 n비트카운터의 리셋단으로 인가하는 인버터를 더 포함하여 구성되는 트리거신호발생기.