JP2803305B2 - インバータのオンディレイ回路 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、インバータの正側主回路および負側主回路
のオンタイミングを遅延させて両回路の素子間の短絡を
防止するオンディレイ回路に関する。

B.発明の概要 本発明は、インバータの正側主回路および負側主回路
のオンタイミングを遅延させて両回路の素子間の短絡を
防止する回路において、 固定遅延時間を示す固定遅延時間指令を固定遅延時間
指令メモリ（ハードウエア）により保持・出力すると共
に、入力部から入力された可変遅延時間データに基づい
て（ソフトウエア）により可変遅延時間指令を生成・出
力し、固定遅延時間および可変遅延時間の和を遅延時間
としてオンディレイ動作を行い、可変遅延時間指令生成
・出力部が誤動作した場合であっても、遅延時間として
少なくとも固定遅延時間をもってオンディレイ動作を行
うこととし、 遅延時間の変更・修正を容易に行えるようにすると共
に、正側主回路および負側主回路の素子間の短絡を確実
に防止できるようにしたものである。

C.従来の技術 一般に、インバータの正側主回路素子と負側主回路素
子の間で短絡が発生することを防止するために、オンデ
ィレイ回路によりそれぞれの素子のオンタイミングを遅
延させる構成がとられる。

従来、このディレイ回路では、遅延時間の設定をソフ
トウエア（S/W）により行う態様と、CR回路等のハード
ウエア（H/W）により行う態様があった。

D.発明が解決しようとする問題点 しかしながら、遅延時間の設定をS/Wにより行う態様
の場合、S/Wが内部のバグや外部ノイズにより暴走した
場合、本来設定されるべき時間と異なった時間が遅延時
間として設定される可能性があった。もし、設定された
時間が短ければ（たとえば０）、主回路素子が短絡して
破壊されるおそれがあった。

また、遅延時間の設定をH/Wにより行う態様の場合、
遅延時間の変更が容易でなく、しかも遅延時間に相対的
・絶対的誤差を生じる不都合があった。

本発明は、これらの問題点に鑑み、遅延時間の変更・
修正が容易で、しかも正側主回路および負側主回路素子
間の短絡を確実に防止できるオンディレイ回路を提供す
ることを目的とする。

E.課題を解決するための手段 本発明は、上記の目的を達成するために、遅延時間を
示す遅延時間指令に基づいて、インバータの正側主回路
および負側主回路のオンタイミングを遅延させることに
より、両回路の素子間の短絡を防止するオンディレイ回
路において、次の手段を設けたものである。

前記短絡を防止するための最小限時間以上の固定遅
延時間を示す固定遅延時間指令を保持・出力する固定遅
延時間指令メモリ。

可変遅延時間を入力するための入力部。

入力された可変遅延時間を記憶する可変遅延時間メ
モリ。

可変遅延時間に基づいて可変遅延時間を示す可変遅
延時間指令を生成・出力する手順を記憶する指令生成・
出力手順メモリ。

この指令生成手順メモリに記憶された手順に従って
動作する指令生成・出力部。

固定遅延時間指令および可変遅延時間指令に基づい
て遅延時間指令を生成・出力する回路であって、可変遅
延時間および固定遅延時間の和を遅延時間として遅延時
間指令を生成する論理回路。

F.作用 本発明では、H/W設定による遅延時間の固定分と、S/W
設定による遅延時間の可変分とを和して遅延時間を設定
する。

すなわち、固定遅延時間指令メモリに固定遅延時間を
示す固定遅延時間指令を設定する。この固定遅延時間と
して、インバータの正側主回路および負側主回路間の短
絡を防止するための最小限時間以上の値を設定する。

さらに、この固定遅延時間を修正して遅延時間を決定
するための可変遅延時間を入力部により入力し、可変遅
延時間指令生成・出力部により可変遅延時間指令を得
る。

そして論理回路により、固定遅延時間および可変遅延
時間の和を遅延時間とする遅延時間指令を出力し、この
遅延時間指令に基づいてオンディレイ動作を行う。

したがって、入力部を用いて可変遅延時間を入力し直
すことにより、オンタイミングの遅延時間を容易に変更
・修正することが可能である。

また、何等かの原因により可変遅延時間指令生成・出
力部が誤動作を起こして極めて短い時間（たとえば時間
０）を示す指令を出力した場合であっても、論理回路の
出力する遅延時間として、固定遅延時間以上の値は確保
されているので、正側主回路および負側主回路の素子間
の短絡を確実に防止することができる。

G.実施例 以下、図面を用いて、本発明の実施例を説明する。

第１図は、本発明の一実施例に係るオンディレイ回路
の概要を示し、第２図は、その要部を示し、第３図は各
部の波形を示す。

このオンディレイ回路は、ディレイデータをラッチす
るラッチ回路１と、ディレイデータに基づいて計時を行
うカウンタ回路２と、ディレイ信号を出力するフリップ
フロップ回路３と、S/Wからのデータをマスクしてディ
レイデータとして出力するマスク回路４とからなる。

ディレイデータはラッチ回路１によりラッチされ、カ
ウンタ回路２に出力される。このラッチ回路１の出力に
より、カウンタ回路２にディレイカウントがセットされ
る。カウンタ回路２は、ゲート信号ｂが立ち上がると動
作を開始し、クロックａをカウントして計時を行う。カ
ウンタ回路２のカウントアップ信号ｃはフリップフロッ
プ回路３に出力される。フリップフロップ回路３は、前
記のゲート信号ｂによりリセットされており、カウント
アップ信号ｃによりセットされてディレイ信号ｄを出力
する。

ディレイデータD7〜D0は、S/Wから入力されるデータ
（２進データ）である。つまり、ディレイデータD7〜D0
は、入力装置や主記憶装置、中央処理装置等からなる制
御部（図示せず）にて所定のプログラムに基づいて生成
される。

このディレイデータD7〜D0は、マスク回路４にて、マ
スク信号e,fによりマスクされる。このマスク信号e,f
は、H/W（図示せず）により設定される。

H/Wには、絶対最小限必要なディレイカウントをマス
ク信号e,fとしてセットする。そして、設定したいディ
レイカウントからH/Wにセットしたディレイカウントを
差し引いた値をS/Wによりセットする。

たとえば、設定したいディレイカウント数を79、絶対
最小限必要なディレイカウント数を64とすると、マスク
信号ｅを“1"、マスク信号ｆを“0"、D7〜D0を“000011
11"にセットする。

これにより通常時は、ディレイデータ“01001111"（7
9）がDD0〜DD7に出力される。もし、S/Wが暴走して、た
とえば“00000000"をセットした場合でも、DD0〜DD7に
入力されるディレイデータは“01000000"（64）とな
り、絶対最小限ディレイカウント数は確保される。

ディレイ時間を変更したい場合は、入力装置を操作し
てS/Wによるセット数を変えることにより、容易に変更
を行うことができる。

H.発明の効果 以上説明したように、本発明によれば、H/W設定によ
る固定遅延時間と、S/W設定による可変遅延時間とを和
して遅延時間を設定しているので、遅延時間を変更・修
正する場合は、S/W設定の可変遅延時間を変更すること
により容易に対処することができる。

しかも、S/Wが暴走した場合であっても、遅延時間と
してH/W設定による固定遅延時間は確保されているの
で、インバータの正側主回路および負側主回路の素子間
の短絡を確実に防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るオンディレイ回路の概
要を示すブロック図、第２図は同じくオンディレイ回路
の要部を示すブロック図、第３図は各部の波形を示すタ
イムチャートである。 １……ラッチ回路、２……カウント回路、３……フリッ
プフロップ回路、４……マスク回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】遅延時間を示す遅延時間指令に基づいて、
   インバータの正側主回路および負側主回路のオンタイミ
   ングを遅延させることにより、両回路の素子間の短絡を
   防止する回路において、 前記短絡を防止するための最小限時間以上の固定遅延時
   間を示す固定遅延時間指令を保持出力する固定遅延時間
   指令メモリと、 可変遅延時間を入力するための入力部と、 入力された可変遅延時間を記憶する可変遅延時間メモリ
   と、 可変遅延時間に基づいて可変遅延時間を示す可変遅延時
   間指令を生成・出力する手順を記憶する指令生成・出力
   手順メモリと、 この指令生成手順メモリに記憶された手順に従って動作
   する指令生成・出力部と、 固定遅延時間指令および可変遅延時間指令に基づいて遅
   延時間指令を生成・出力する回路であって、可変遅延時
   間および固定遅延時間の和を遅延時間として遅延時間指
   令を生成する論理回路と を備えたことを特徴とするインバータのオンディレイ回
   路。